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這個(gè)簡單的邏輯電路怎么用vhdl描述

作者：xyt大蝦米　欄目：EDA技術(shù)

這個(gè)簡單的邏輯電路怎么用vhdl描述
這個(gè)簡單的邏輯電路怎么用vhdl描述，我怎么總覺得寫得不對(duì)。謝謝，交流

謝謝

設(shè)計(jì)一個(gè)具有兩個(gè)二進(jìn)制輸入（X和Y）和一個(gè)二進(jìn)制輸出（Z）的器件，當(dāng)輸入X由0變?yōu)?，輸出Z為1并保持到Y(jié)發(fā)生變化，當(dāng)X＝1時(shí)Y的任何變化都會(huì)導(dǎo)致輸出發(fā)生變化，如果輸入X和Y同時(shí)發(fā)生變化，則輸出未定義，下圖為該器件的時(shí)序圖。

2樓：	>>參與討論
作者： xyt大蝦米于 2005/11/22 13:59:00 發(fā)布：看起來簡單寫起來難寫了一些代碼不過都不行這個(gè)電路看起來簡單，但真寫寫總覺得有些問題，望達(dá)人指教

3樓：	>>參與討論
作者： ysong 于 2005/11/24 9:03:00 發(fā)布： verilog不是軟件只想告訴你，verilog不是軟件！

4樓：	>>參與討論
作者： liuchuangc 于 2005/11/24 16:39:00 發(fā)布：是有難度！你里面需要同時(shí)檢測兩個(gè)信號(hào)同時(shí)變化的情況，這個(gè)是困難的地方，不過可以想辦法解決，另外，仿真的時(shí)候，也會(huì)有問題。

5樓：	>>參與討論
作者：雷風(fēng) 于 2005/11/24 23:00:00 發(fā)布：可以這樣 MODULE TEST ( x, y, z ); input x; input y; OUTPUT z; reg flag; wire z; wire z_reg; always @( posedge x ) begin flag <= y; end assign z_reg = ( flag == 1 )? y:~y; assign z = ( x == 1 )? z_reg:z; endMODULE

6樓：	>>參與討論
作者：雷風(fēng) 于 2005/11/24 23:03:00 發(fā)布：說三點(diǎn) 1 我不會(huì)vhdl，希望你能看懂verilog 2 我沒有仔細(xì)仿真，不保證沒有bug 3 這個(gè)方式其實(shí)不好，建議專門加時(shí)鐘clk做成時(shí)序邏輯 * - 本貼最后修改時(shí)間：2005-11-24 23:04:59 修改者：雷風(fēng)

7樓：

>>參與討論

作者：新榮于 2005/12/7 21:52:00 發(fā)布：

初學(xué)者 .請(qǐng)改正一下,有錯(cuò)誤..謝謝
library ieee;
use ieee.std_logic_1164.all;
entity a11 is
    PORT(X,Y:in std_logic;
        Z:out std_logic);
end a11;
architecture a11_arch of a11 is
signal s:std_logic;
begin
    PROCESS(X,Y)
    variable d:std_logic;
    begin
        if(X'event and X='1')then
            Z<='1';
            d:='1';
        elsif(X='1' and((Y'event and Y='1')or(Y'event and Y='0')))then
            Z<=not d;
            d:=not d;
        end if;
        if X='0'then
            Z<='0';
        end if;
    end PROCESS;
end a11_arch;

8樓：	>>參與討論
作者： robin.luo 于 2005/12/9 9:58:00 發(fā)布：樓上的寫的亂七八槽，有這樣描述的嗎？ if(X'event and X='1')then Z<='1'; d:='1'; elsif(X='1' and((Y'event and Y='1')or(Y'event and Y='0')))then Z<=not d; d:=not d; end if;

9樓：	>>參與討論
作者：新榮于 2005/12/9 16:50:00 發(fā)布：對(duì)不起初學(xué)... 望大家包涵. 今天看了有關(guān)的語法書,了解了些以后不會(huì)再寫這種的了不好意思.

10樓：	>>參與討論
作者：雷風(fēng) 于 2005/12/9 22:15:00 發(fā)布：誰都有初學(xué)的時(shí)候沒關(guān)系的，慢慢來

11樓：

>>參與討論

作者： lanndly 于 2005/12/9 23:17:00 發(fā)布：

vhdl寫的
library ieee;
use ieee.std_logic.1164.all;
use ieee.std_logic.unsigned.all;

entity TEST is
PORT(
    reset : in std_logic;
    x,y : in std_logic;
    z : out std_logic
    );
end TEST;

architecture TEST_arc of TEST is
    signal x_ch : std_logic;
    signal y_ch : std_logic;
begin
    PROCESS(reset)
    begin
        if reset='1' then
            z<='0';
            x<='0';
            y<='0';
        elsif clk'event and clk='1' then
             if x_ch='1' then
                if y_ch='0' then
                    z<='1';
                elsif y_ch='1' then
                    z<=not z;
                end if;
            elsif x_ch='0' then
                z<=not z;
            end if;
        end if;
    end PROCESS;

    PROCESS(y,clk)
    begin
        if reset='1' then
            y_ch<='0';
        elsif (clk'event and clk='1') then
            if ((y'event and y='1') or (y'event and y='0')) then
                y_ch<='1';
            else y_ch<='0';
            end if;
        end if;
    end PROCESS;

    PROCESS(x,clk)
    begin
        if reset='1' then
            x_ch<='0';
        elsif clk'event and clk='1' then
            if ((x'event and x='1') or (x'event and x='0')) then
                x_ch<='1';
            elsif x'active then
                x_ch<='0';
            end if;
        end if;
    end PROCESS;
end TEST_arc;

隨便寫了下，有錯(cuò)誤，明天修改

12樓：	>>參與討論
作者： zhang_2000 于 2005/12/15 15:48:00 發(fā)布： Z <= X AND (X XOR Y) 組合邏輯

13樓：	>>參與討論
作者： oaipoaip 于 2005/12/15 17:08:00 發(fā)布：組合邏輯肯定是無法實(shí)現(xiàn)的

14樓：	>>參與討論
作者： liuasaa 于 2005/12/15 19:42:00 發(fā)布： X 與（Y非）

15樓：

>>參與討論

作者：雷風(fēng) 于 2005/12/16 22:53:00 發(fā)布：

我的邏輯很簡單啊
直接拿來改成vhdl不就得了

MODULE TEST
    (
        x,y,z
    );

    input    x;
    input    y;
    OUTPUT    z;
    reg        flag;
    wire     z;
    wire    z_reg;

always @( posedge x )
begin
         flag <= y;
end

assign z_reg = ( flag == 1 )? y:~y;
assign z = ( x == 1 )? z_reg:z;

endMODULE

16樓：	>>參與討論
作者： zhang_2000 于 2006/1/13 23:18:00 發(fā)布：下面圖中電路和訪真圖形如果需要的話可以插入一些buffer進(jìn)行緩沖一下

參與討論

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