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verilog中的parameters在程序中的問題 |
| 作者：lancelei 欄目：EDA技術 |
verilog中的parameters在程序運行中 存儲到哪呢 |
| 2樓： | >>參與討論 |
| 作者： xjg1111 于 2006/1/2 11:25:00 發(fā)布：
這個相當于C中的define 僅僅是助記用. |
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| 3樓： | >>參與討論 |
| 作者： 雷風 于 2006/1/2 12:33:00 發(fā)布：
主要是用于程序的可讀性 提高可維護性 常用于定義延遲時間和變量寬度等 若僅論助記，verilog里也有define |
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| 4樓： | >>參與討論 |
| 作者： lancelei 于 2006/1/3 1:55:00 發(fā)布：
re 那它代表的數(shù)字常量存儲在哪呢 程序運行的時候？ |
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| 5樓： | >>參與討論 |
| 作者： 雷風 于 2006/1/3 22:44:00 發(fā)布：
沒有存儲空間 和c里面的define一樣 只不過parameter可以通過模塊外面?zhèn)魅�，可以重新定義 * - 本貼最后修改時間：2006-1-3 22:45:57 修改者：雷風 |
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