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助一個關于MAXPLUS的問題 |
| 作者：舞指如歌 欄目：EDA技術 |
助一個關于MAXPLUS的問題 使用CPLD時只有一個globle clock，可是我有兩個時鐘信號需要輸入到內部計數(shù)器的時鐘端，請問如何配置引腳。 如果一個配置到普通IO口，編譯則不能通過。 |
| 2樓： | >>參與討論 |
| 作者： 舞指如歌 于 2005/12/11 20:56:00 發(fā)布：
急盼回復 |
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| 3樓： | >>參與討論 |
| 作者： xjg1111 于 2005/12/11 21:15:00 發(fā)布：
re 全局時鐘需要接到專用的全局時鐘通道. 具體去看芯片手冊. MAXPLUS太老了,還是用quartus II吧 |
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| 4樓： | >>參與討論 |
| 作者： chenyu314 于 2005/12/15 15:37:00 發(fā)布：
你用分頻法 你要輸入兩個時鐘，可以用分頻法，分頻后就不要輸入兩個時鐘了 |
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| 5樓： | >>參與討論 |
| 作者： peacewu 于 2005/12/15 21:23:00 發(fā)布：
在maxplus里設置一下即可 在Assign>GLOBAL Project LOGIC Synthesis>去掉Automatic GLOBAL 下的Clock選項即可 |
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