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剛接觸FPGA 問個(gè)FPGA 做DDS的問題 |
| 作者：maqiang007 欄目：EDA技術(shù) |
我對(duì)如何用FPGA做DDS有一個(gè)困惑！當(dāng)在FPGA中LUT后數(shù)據(jù)送給DA芯片后，如何啟動(dòng)DA啊，如CS、WE、LOAD等時(shí)序如何產(chǎn)生啊，是用FPGA產(chǎn)生嗎，如何在DA數(shù)據(jù)變化是產(chǎn)生相應(yīng)的時(shí)序！ 請(qǐng)指教�。�！謝謝 |
| 2樓： | >>參與討論 |
| 作者： picklas 于 2005/11/21 17:18:00 發(fā)布：
re 出差剛回來...:> 你對(duì)于輸出信號(hào)要求很嚴(yán)格么?可不可以把這些控制信號(hào)接死呢?原則上,把控制信號(hào)發(fā)送出去后在開始發(fā)送數(shù)據(jù). |
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| 3樓： | >>參與討論 |
| 作者： 雷風(fēng) 于 2005/11/21 23:14:00 發(fā)布：
用fpga控制是可行的 |
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| 4樓： | >>參與討論 |
| 作者： computer00 于 2005/11/21 23:43:00 發(fā)布：
用時(shí)鐘觸發(fā)啊。 |
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| 5樓： | >>參與討論 |
| 作者： hbsjzzx 于 2005/12/15 9:36:00 發(fā)布：
最近剛好做了一個(gè) 最近剛好做了一個(gè)，學(xué)校的板子上用的是LATTICE的可編程模擬器件ispPAC20，利用器件內(nèi)建的DAC，在#CS的上升沿將8位數(shù)據(jù)并行讀入DAC。這樣可以： 1.FPGA的8位波形數(shù)據(jù)輸出直接接到PAC的8位數(shù)據(jù)端口 2.將clk接到PAC的#CS 最后測(cè)試波形比較完美。(FPGA芯片是ALTERA Flex10K10) |
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