|
|||||||||||
| 技術交流 | 電路欣賞 | 工控天地 | 數字廣電 | 通信技術 | 電源技術 | 測控之家 | EMC技術 | ARM技術 | EDA技術 | PCB技術 | 嵌入式系統(tǒng) 驅動編程 | 集成電路 | 器件替換 | 模擬技術 | 新手園地 | 單 片 機 | DSP技術 | MCU技術 | IC 設計 | IC 產業(yè) | CAN-bus/DeviceNe |
問個簡單的問題vhdl-quartus2 |
| 作者：cehon 欄目：EDA技術 |
為什么我在architecture和begin之間定義的信號在仿真時找不到呢，用的quartus，好像輸入輸出口可以找到，寄存器找不到，怎么回事啊，謝謝啊 說具體一點吧 architecture jj of kk is signal state,next_state:states; signal Rcommand,Wcommand:std_logic_vector(7 downto 0);看不到 signal cntx:integer range 7 to 0; signal cnty:integer range 63 to 0; signal LR:std_logic;--能看到 begin －－－－－－ 然后我編輯了一個vwf文件，然后insert node or bus 從列表中智能看到LR,其它的如Rcommand,Wcommand等都看不到，這是怎么回事啊， |
| 2樓： | >>參與討論 |
| 作者： peacewu 于 2005/9/16 12:43:00 發(fā)布：
綜合器給你優(yōu)化掉了 可能你程序里并沒有用到這些信號，或者這些信號沒有用作寄存器，在QUARTUS里都將看不到�？梢杂胢odelsim仿一下。 |
|
| 3樓： | >>參與討論 |
| 作者： fidodido 于 2005/9/18 13:35:00 發(fā)布：
re signal state,next_state:states; 這句語句中的states有沒有定義？ 不然怎么產生信號state和next_state |
|
|
|
| 免費注冊為維庫電子開發(fā)網會員，參與電子工程師社區(qū)討論，點此進入 |
Copyright © 1998-2006 m.58mhw.cn 浙ICP證030469號 |