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求助：vhdl編譯時出現(xiàn)下面的問題，請問高手怎么解決？ |
| 作者：luckmanwyz 欄目：EDA技術(shù) |
vhdl編譯時出現(xiàn)下面的問題，請問高手怎么解決？ Error: VHDL error at receiver.vhd(169): can't synthesize LOGIC for statement with conditions that TEST for the edges of multiple clocks |
| 2樓： | >>參與討論 |
| 作者： fidodido 于 2005/9/18 13:52:00 發(fā)布：
re can't synthesize LOGIC for statement with conditions that TEST for the edges of multiple clocks 出現(xiàn)重復的時鐘邊沿觸發(fā)，以致不能綜合。 |
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| 3樓： | >>參與討論 |
| 作者： feng_zc 于 2005/9/18 14:32:00 發(fā)布：
多個時鐘邊沿觸發(fā) |
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