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編譯通過卻不能生成輸入的引腳，輸出的可以。

作者：likearm　欄目：EDA技術(shù)

編譯通過卻不能生成輸入的引腳，輸出的可以。
為何我這樣寫的，可以通過編譯，卻不能生成key1這一組引腳？用的芯片是X95144，編譯器ISE6.2
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--  Uncomment the following lines to use the declarations that are
--  provided for instantiating XILINX primitive components.
--library UNISIM;
--use UNISIM.VComponents.all;
entity aabc1 is
    PORT ( clk : in std_logic;
             q : out std_logic;
           key1 : in std_logic_vector(3 downto 0)
         );
end aabc1;
architecture Behavioral of aabc1 is
    SIGNAL TT: std_logic;
begin
  PROCESS (key1,clk)
  BEGIN
    CASE key1 IS
        WHEN "1110" => TT <= '0';
        WHEN "1101" => TT <= '1';
        WHEN OTHERS => TT <= '0';
    END CASE;

      IF (TT = '1') THEN
        q <= '0';
    END IF;
  END PROCESS;
end Behavioral;
當(dāng)我把CASE 改為
    CASE key1 IS
        WHEN "1110" => q <= '0';
        WHEN "1101" => q <= '1';
        WHEN OTHERS => q <= '0';
    END CASE;
這樣就可以生成key1引腳了。不知這是為何？

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