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這么簡單的程序Quartus Time仿真為何會有毛刺,哪? |
| 作者：nj21ic 欄目：EDA技術(shù) |
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity seq_gen is PORT( clk_seq : in std_logic; lcd_hs_out : out std_logic; HCountOut:out std_logic_vector(9 downto 0) ); end seq_gen; architecture rtl_seq_gen of seq_gen is signal lcd_hb : std_logic; signal lcd_hs : std_logic; begin hcount: block signal hcountreg :std_logic_vector(9 downto 0); signal lcd_hz : std_logic; begin PROCESS (clk_seq,lcd_hz) begin if (lcd_hz = '1') then hcountreg <= (others =>'0'); elsif clk_seq'event and clk_seq = '1' then hcountreg <= hcountreg +1; end if; end PROCESS; lcd_hb <= '0' when hcountreg >=100 and hcountreg < 150 else '1'; lcd_hs <='0' when hcountreg >=110 and hcountreg < 130 else '1'; HCountOut<=hcountreg; lcd_hz<='0'; end block hcount; ---------------------------------------------------------------------- lcd_hs_out <=lcd_hs; end rtl_seq_gen; |
| 2樓： | >>參與討論 |
| 作者： lmj928 于 2005/9/12 14:35:00 發(fā)布：
re 賦值改同步設計 |
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| 3樓： | >>參與討論 |
| 作者： a12345678 于 2005/9/14 20:34:00 發(fā)布：
這是正�，F(xiàn)象 CLPD/FPGA中盡可能采用同步處理來避免毛刺 |
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| 4樓： | >>參與討論 |
| 作者： chenfangha 于 2005/9/14 20:48:00 發(fā)布：
賦值語句在實現(xiàn)的時候是有延時的 賦值語句在實現(xiàn)的時候是有延時的 |
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