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求助：如何實現(xiàn)pipeline? |
| 作者：liyun022 欄目：EDA技術(shù) |
哪 位大俠能指教一下 ，流水線的經(jīng)典設(shè)計用verilog應(yīng)該怎么寫？ |
| 2樓： | >>參與討論 |
| 作者： highend 于 2005/8/21 13:15:00 發(fā)布：
先看一下這個吧： 簡單流水線，很多書都講。 http://www.buaapress.com.cn/dpj/html/book/view.asp?id=1138 |
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| 3樓： | >>參與討論 |
| 作者： xjg1111 于 2005/8/21 16:31:00 發(fā)布：
re 一般對速度要求較高時，拆分一些組合邏輯用pipeline實現(xiàn)，可以提高全局時鐘速度。 網(wǎng)上資料挺多的�？梢哉艺�。 |
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