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請教卷積碼(217)譯碼器的設計算法 |
| 作者：cxm6678 欄目：EDA技術 |
本人曾經設計過卷積碼(214)的譯碼器-VHDL程序-全并行方案實現(xiàn),但是這種方法似乎不太適用于卷積碼(217).請那位大蝦指點一二.多謝 |
| 2樓： | >>參與討論 |
| 作者： cxm6678 于 2005/6/29 15:50:00 發(fā)布：
補充 是VITERBI譯碼器. |
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| 3樓： | >>參與討論 |
| 作者： canoeheu 于 2005/7/1 21:52:00 發(fā)布：
看看對你有沒有幫助 （2，1，4）的和（2，1，7）的沒有太大的區(qū)別，如果你用的是真正的VITERBI算法的話。不知道你用的回溯法還是寄存器迭代法得到譯碼信息。我做過（2，1，7）的改改就變成全系列的了，就變成了參數化的IP軟核了。關鍵是對算法的理解，以及幸存信息RAM的組織形式。建議你看看ALTERA的IP核的使用說明。 |
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| 作者： picklas 于 2005/7/8 21:32:00 發(fā)布：
re 不知道你是要用ip core呢還是開發(fā)程序，開發(fā)程序的工作量比較大，除非有相關的源程序，否則不建議你這么做。盡量使用ip core吧，我都試過，ip core的設計效果好太多。 |
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| 5樓： | >>參與討論 |
| 作者： hotcoco 于 2005/7/11 20:09:00 發(fā)布：
viterbi的core不是free的吧 如題！canoeheu是自己做的話，能介紹點經驗嗎？ |
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| 6樓： | >>參與討論 |
| 作者： canoeheu 于 2005/7/19 22:40:00 發(fā)布：
RT 首先要理解算法，當然算法都是一步一步往下走的，如何把算法和硬件映射起來還是有很多學問的，關鍵是譯碼器工作的時序要搞清楚。多看看老外的論文很多的，此外建議你看看ALTERA的IP使用說明，從那里你也可以找到很多有用的東西。 |
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| 7樓： | >>參與討論 |
| 作者： zou800kx 于 2005/7/20 15:11:00 發(fā)布：
你是哪的？ 我現(xiàn)在也正在做（2，1，7）VB譯碼的FPGA實現(xiàn) 能與你們請教交流嗎，我的QQ21665309 |
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