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用Verilog如何實(shí)現(xiàn)這個(gè)要求？ |
| 作者：dsp2000 欄目：EDA技術(shù) |
輸入A，輸出B，需要A的下降沿時(shí)B為1，A的上升沿時(shí)B為0。在兩個(gè)always之中分別對(duì)同一個(gè)變量賦值的情況下，用Verilog如何實(shí)現(xiàn)這個(gè)要求？ |
| 2樓： | >>參與討論 |
| 作者： dsp2000 于 2005/7/17 16:03:00 發(fā)布：
剛才錯(cuò)了。 輸入A，輸出B，需要A的下降沿時(shí)B為1，A的上升沿時(shí)B為0。不能在兩個(gè)always之中分別對(duì)同一個(gè)變量賦值的情況下，用Verilog如何實(shí)現(xiàn)這個(gè)要求？ |
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| 3樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/7/17 16:21:00 發(fā)布：
比較簡單的方法，用高速時(shí)鐘對(duì)a采樣 |
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| 4樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/7/17 16:35:00 發(fā)布：
還有個(gè)法，不提倡 類似倍頻的方法，將a分兩路，一路經(jīng)過反相延遲與另一路同異或，用得到的信號(hào)采樣a也可 |
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| 5樓： | >>參與討論 |
| 作者： xjg1111 于 2005/7/17 16:43:00 發(fā)布：
re 其實(shí)最好的方法就是有一高速的時(shí)鐘， 分別判斷兩個(gè)信號(hào)的下升沿與下降沿。（用移位去做） 但信號(hào)會(huì)有一個(gè)高速時(shí)鐘周期的延時(shí)。 |
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| 6樓： | >>參與討論 |
| 作者： xjg1111 于 2005/7/17 17:26:00 發(fā)布：
re 哈哈，其實(shí)可以看看你的實(shí)際需要。 直接用B=~A;行不行？？ |
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| 7樓： | >>參與討論 |
| 作者： yh-dz 于 2005/7/17 21:02:00 發(fā)布：
to xjg1111:::: to xjg1111： B=~A 你太N了！能跳出來！ 我想他就是這個(gè)意思！ 呵呵。。。。 請(qǐng)DSP2000回答！ |
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| 8樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/7/17 21:29:00 發(fā)布：
赫赫，我上當(dāng)了，佩服中 |
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| 9樓： | >>參與討論 |
| 作者： dsp2000 于 2005/7/18 9:15:00 發(fā)布：
B必須鎖存 B必須是在A的下降沿及上升沿時(shí)鎖存，不能簡單地B=~A。 |
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| 10樓： | >>參與討論 |
| 作者： dsp2000 于 2005/7/18 9:23:00 發(fā)布：
真實(shí)要求 真實(shí)要求大概是在A下降沿或上升沿時(shí)，檢測其它條件一起作為允許信號(hào)啟動(dòng)下一個(gè)電路。 |
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| 11樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/7/18 11:06:00 發(fā)布：
那就用高速時(shí)鐘采樣吧 |
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| 12樓： | >>參與討論 |
| 作者： a_tu01 于 2005/7/18 20:54:00 發(fā)布：
高速時(shí)鐘可以不用吧 使用延時(shí)單元，將A延時(shí)一段時(shí)間，然后將延時(shí)后的信號(hào)與A異或，得到一個(gè)信號(hào)，用這個(gè)信號(hào)作為時(shí)鐘，鎖存輸出B。至于B的產(chǎn)生，自己想吧。 |
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| 13樓： | >>參與討論 |
| 作者： 雷風(fēng) 于 2005/7/19 1:56:00 發(fā)布：
直接用一個(gè)寄存器 檢測a的變化 寄存器是移位的 其他的自己想吧 |
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| 14樓： | >>參與討論 |
| 作者： dsp2000 于 2005/7/19 11:18:00 發(fā)布：
難道真的不能從邏輯的角度解決這個(gè)問題嗎？ 難道真的不能從邏輯的角度解決這個(gè)問題嗎？ |
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| 15樓： | >>參與討論 |
| 作者： canoeheu 于 2005/7/19 22:34:00 發(fā)布：
這個(gè)看看 簡單的邊沿檢測器，可以有好幾種方法，至少有2種 always@(posedge clk) A1<=A; always@(posedge clk) if(A==0&&A1==1) B<=1; else if (A==1&&A1==0) B<=0; |
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| 16樓： | >>參與討論 |
| 作者： dsp2000 于 2005/7/20 9:20:00 發(fā)布：
A本身就是A下降沿及上升沿的CLK，并沒有額外的時(shí)鐘。 TO canoeheu: A本身就是A下降沿及上升沿的CLK，并沒有額外的時(shí)鐘。 |
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| 17樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/7/20 10:27:00 發(fā)布：
我說的第二種方法，試試 |
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| 18樓： | >>參與討論 |
| 作者： dsp2000 于 2005/7/20 17:59:00 發(fā)布：
A下降沿或上升沿時(shí) A下降沿或上升沿時(shí)，檢測其它條件一起作為允許信號(hào)啟動(dòng)下一個(gè)電路。一定要檢測A的邊沿。 |
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| 19樓： | >>參與討論 |
| 作者： ljmdiy 于 2008/3/21 12:15:33 發(fā)布：
延時(shí)后判斷可以嗎？ 延時(shí)了兩個(gè)時(shí)間周期 不需要再而外去設(shè)置高速時(shí)鐘了 請(qǐng)高手指教 ：） |
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