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請問verilog list文件怎么寫？ |
| 作者：xyws 欄目：IC設(shè)計(jì) |
verilog list文件的格式是怎樣的？ 雖然可以一個(gè)一個(gè)地讀，但文件多了就麻煩了 |
| 2樓： | >>參與討論 |
| 作者： liaohr 于 2005/5/19 23:57:00 發(fā)布：
很簡單的 在testbench中加入以下語句就可以了 `include "路徑加文件" `include "路徑加文件" `include "路徑加文件" `include "路徑加文件" |
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| 3樓： | >>參與討論 |
| 作者： xyws 于 2005/5/22 14:26:00 發(fā)布：
re 謝謝阿，如果不寫在testbench中而單獨(dú)成為一個(gè)文件也可以乎？ |
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| 4樓： | >>參與討論 |
| 作者： boris 于 2005/5/22 21:04:00 發(fā)布：
用“-f”參數(shù) 我仿真是用“-f”參數(shù)，即“verilog -f filelist”，其中filelist文件中把所有verilog代碼的文件名字直接寫一遍即可。 可能不同的仿真軟件參數(shù)使用會所有不同。你看看你的軟件是否可以這樣用。 |
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| 5樓： | >>參與討論 |
| 作者： barry_li 于 2005/5/24 20:39:00 發(fā)布：
同意 |
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| 6樓： | >>參與討論 |
| 作者： aluzi 于 2005/6/1 20:33:00 發(fā)布：
看什么軟件了 verilog -f 是ncverilog,verilogxl的寫法,vcs有vcs的寫法,modelsim有modelsim的寫法,dc有dc的寫法,哈哈,總之看userguide吧. |
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