|
|||||||||||
| 技術(shù)交流 | 電路欣賞 | 工控天地 | 數(shù)字廣電 | 通信技術(shù) | 電源技術(shù) | 測控之家 | EMC技術(shù) | ARM技術(shù) | EDA技術(shù) | PCB技術(shù) | 嵌入式系統(tǒng) 驅(qū)動編程 | 集成電路 | 器件替換 | 模擬技術(shù) | 新手園地 | 單 片 機 | DSP技術(shù) | MCU技術(shù) | IC 設(shè)計 | IC 產(chǎn)業(yè) | CAN-bus/DeviceNe |
靜態(tài)時序分析的問題 |
| 作者：pillar_g_m 欄目：IC設(shè)計 |
靜態(tài)時序分析的問題 always @(posedge clk or posedge rst) if(rst) reg<= 0; else if(enable) reg<= in; 綜合的時候生成了eff那么primetime如何處理，e端可以作為endpoint么 異步復(fù)位的rst又如何處理(設(shè)計中所有的dff都是異步復(fù)位的) 謝謝 |
| 2樓： | >>參與討論 |
| 作者： pillar_g_m 于 2005/6/1 14:21:00 發(fā)布：
自己回答聊吧 1。primetiming會把eff的e端作為合法路徑的結(jié)束點做時序分析setup and hold檢查，數(shù)據(jù)d端也是合法的結(jié)束點，不過一般都是多周期的，但不必特意設(shè)置它，當(dāng)pt檢查報措的時候再設(shè)置多周期路徑。 2。異步復(fù)位看庫的情況，一般pt能夠通過庫得知rst是異步的時序而不作時序檢查 |
|
|
|
| 免費注冊為維庫電子開發(fā)網(wǎng)會員，參與電子工程師社區(qū)討論，點此進入 |
Copyright © 1998-2006 m.58mhw.cn 浙ICP證030469號 |