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FPGA大量輸入及輸出的問題 |
| 作者：輝煌燃燒 欄目：EDA技術(shù) |
FPGA大量輸入及輸出的問題 我是用MAXPLUS來做程序的。在仿真時如果有大量輸入及輸出要處理怎么辦？ 請高手指點 |
| 2樓： | >>參與討論 |
| 作者： n3207 于 2005/3/9 22:51:00 發(fā)布：
呵呵，你覺得大家能看懂你的意思嗎？ |
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| 3樓： | >>參與討論 |
| 作者： 輝煌燃燒 于 2005/3/11 11:27:00 發(fā)布：
回復主題：FPGA大量輸入及輸出的問題 啊~！ 不好意思！我沒說清楚！ 在用VHDL做程序時，有時面對大量輸入和輸出。如果用MAXPLUS來一個一個畫輸入波形的話很麻煩，請問各位前輩有沒有什么辦法？ 謝一個先！ |
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| 4樓： | >>參與討論 |
| 作者： xiaowenwen 于 2005/3/12 12:07:00 發(fā)布：
reFPGA大量輸入及輸出的問題 可以編寫testbench文件或者自己田加激勵哈。將要輸入的信號序列值和時刻事先編寫成文字形式。使用時，讀入文件或著粘貼上激勵就是了。用modelsim仿真可以這么做，maxplus應(yīng)該也可以采用這種形式的。 |
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