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SOS !!!!!!!!!綜合仿真均通過 布線怎么不行 |
| 作者：whoselight 欄目：EDA技術(shù) |
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating XILINX primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity out10 is PORT ( j0 : in std_logic; set : in std_logic; h : in std_logic; p : out std_logic_vector(3 downto 0)); end out10; architecture Behavioral of out10 is signal k,m:integer; begin PROCESS(h,set,j0) begin if set='0' then k<=9; elsif h'event and h ='1' then k<=k-1; end if ; if j0='1'then m<=k; CASE m IS WHEN 1=>P<="0001"; WHEN 2=>P<="0010"; WHEN 3=>P<="0011"; WHEN 4=>P<="0100"; WHEN 5=>P<="0101"; WHEN 6=>P<="0110"; WHEN 7=>P<="0111"; WHEN 8=>P<="1000"; WHEN 9=>P<="1001"; WHEN OTHERS=>P<="0000"; END CASE; end if; end PROCESS; end Behavioral; 可是MAP有錯誤 報告如下 Design Summary -------------- NUMBER of errors : 2 NUMBER of warnings : 0 Section 1 - Errors ------------------ ERROR:MapLib:93 - Illegal LOC on symbol "h" (pad signal=h) or BUFGP symbol "h_bufgp" (OUTPUT signal=h_bufgp), IPAD-IBUFG should ONLY be LOCed to GCLKIOB site. ERROR:MapLib:93 - Illegal LOC on symbol "j0" (pad signal=j0) or BUFGP symbol "j0_bufgp" (OUTPUT signal=j0_bufgp), IPAD-IBUFG should ONLY be LOCed to GCLKIOB site. 這樣不行因為h定義在按鈕上但 如果將h約束在板子的時鐘源上就可以通過且下板 謝謝 |
| 2樓： | >>參與討論 |
| 作者： picklas 于 2005/3/8 12:16:00 發(fā)布：
re 你自己不是寫了原因了么？IBUFG要求引入的信號必須是從全局管腳接入的。 |
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| 3樓： | >>參與討論 |
| 作者： whoselight 于 2005/3/8 18:31:00 發(fā)布：
還是不懂 如果想從按鈕接入怎么辦呢 |
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| 4樓： | >>參與討論 |
| 作者： superzbs 于 2005/3/8 22:29:00 發(fā)布：
按鈕?? 按鈕??什么意思?是不是這個信號你用按鈕動作來控制高低變化,先不要固定這個信號的管腳分配,編譯過后,再將默認(rèn)的分配固定后重新編譯,試試,或者根據(jù)資料上的說明分配一個全局管腳來引入 |
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| 5樓： | >>參與討論 |
| 作者： whoselight 于 2005/3/9 11:58:00 發(fā)布：
我正是這個意思 請教你 麻煩詳細(xì)一點 我第一次使用開發(fā)板 以前的設(shè)計 只要綜合通過就好了 現(xiàn)在遇見這問題不知怎么辦 我試了 不定義管腳可以MAP 但是沒約束文件怎么定義管腳啊 還有 什么是全局管腳啊 麻煩了 |
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| 6樓： | >>參與討論 |
| 作者： superzbs 于 2005/3/11 19:14:00 發(fā)布：
re 在一種片子中可以用作系統(tǒng)時鐘信號的管腳一般只有兩個左右,你的按扭信號其實就是一個時鐘信號,直接將其指定到一個可用的時鐘管腳即可,時鐘管腳可以從芯片的資料中找到. |
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| 7樓： | >>參與討論 |
| 作者： jokeshe 于 2005/3/11 22:43:00 發(fā)布：
約束 在設(shè)計里面加如約束就可以了的。 architecture Behavioral of out10 is signal k,m:integer; --在這里加如下語句 attribute clock_buffer:string; attribute clock_buffer of h is "ibuf"; --具體語法，你可以看約束設(shè)計文檔； --我記不住后面那句是不是VERILOG的寫法了。 --如果有錯，則可能是attribute clock_buffer of h : signal is "ibuf"; begin 。。。 在設(shè)計里面，如果有邊沿操作，編譯器會加入BUFG OR IBUFG，不過在綜合選項里面好象可以禁止掉的。 |
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| 8樓： | >>參與討論 |
| 作者： whoselight 于 2005/3/12 11:40:00 發(fā)布：
謝謝 我還在摸索 這些天一直在想辦法 我知道SYNPLIFY 可以禁止掉 可是我下載了 不能注冊 謝謝諸位 |
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| 9樓： | >>參與討論 |
| 作者： whoselight 于 2005/3/12 12:03:00 發(fā)布：
致謝 通過拉 萬分感謝 jokeshe 撥冗賜教; 還有superzbs ; pickla仁兄 我還在摸索 這些天一直在想辦法 我知道SYNPLIFY 可以禁止掉 可是我下載了 不能注冊 謝謝諸位 以后還要請多指教 |
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