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問個(gè)比較弱智的問題，別見笑了！ |
| 作者：xjtwhb 欄目：EDA技術(shù) |
CPLD或者FPGA他們運(yùn)行用不用外部晶振？如果用他們測(cè)量外部頻率，最高能測(cè)得頻率怎么估算？他們本身運(yùn)行的頻率怎么曉得？（如果知道某種型號(hào)的CPLD/FPGA） |
| 2樓： | >>參與討論 |
| 作者： rivflood 于 2005/1/28 9:22:00 發(fā)布：
re “CPLD或者FPGA他們運(yùn)行用不用外部晶振？” 需要clk信號(hào)，至于clk信號(hào)從哪里來，看你的需求； “如果用他們測(cè)量外部頻率，最高能測(cè)得頻率怎么估算？他們本身運(yùn)行的頻率怎么曉得？（如果知道某種型號(hào)的CPLD/FPGA）” datasheet會(huì)有參數(shù) |
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| 3樓： | >>參與討論 |
| 作者： ltvxworks 于 2005/2/2 8:38:00 發(fā)布：
FPGA一般要用外部晶振做全局時(shí)鐘 FPGA一般要用外部晶振做全局時(shí)鐘，那樣比較穩(wěn)定，內(nèi)部也可以產(chǎn)生，但是那樣不穩(wěn)定，容易產(chǎn)生毛刺。 |
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