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幫忙分析原因 |
| 作者：shanning 欄目：EDA技術(shù) |
此時(shí)序是對(duì)液晶的讀時(shí)序 通道1：是讀信號(hào) 通道2、3是數(shù)據(jù)線，本來應(yīng)該低才對(duì)，波形的趨勢(shì)也是低，可是卻拉不到最低點(diǎn)，所有采回來的數(shù)據(jù)認(rèn)為是高。為什么拉不到最低呢,上拉和下拉都試過了,還是不行,用的是cpld epm3256
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| 2樓： | >>參與討論 |
| 作者： picklas 于 2005/1/30 8:48:00 發(fā)布：
re 從你的3路信號(hào)波形來看你的電平是不夠低，被判為高是可能的。建議你的用示波器或邏輯分析儀抓一下信號(hào)，看看到底電平是多少伏。 對(duì)于這種情況如果是上下拉電阻對(duì)于輸出波形沒有影響我覺得可能是你的電路板可能有問題。建議你在程序以專門把這個(gè)信號(hào)置成常低，看輸出為何？確定問題的范圍。 |
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| 3樓： | >>參與討論 |
| 作者： daiduohao 于 2005/1/30 9:21:00 發(fā)布：
re 同一樓上。 1 斷開2，3，看看沒有負(fù)載的情況下波形是否正常； 2 斷開2，3，強(qiáng)制輸出1，0循環(huán)，看看波形是否仍然如此。 可能是因?yàn)榭偩�競(jìng)爭(zhēng)引起的，當(dāng)然，上下拉過強(qiáng)也會(huì)造成這種情況。 |
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| 4樓： | >>參與討論 |
| 作者： shanning 于 2005/2/1 14:59:00 發(fā)布：
問題原因 |
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| 5樓： | >>參與討論 |
| 作者： shanning 于 2005/2/1 15:01:00 發(fā)布：
問題原因 問題原因是CPLD程序中的三態(tài)沒有做好�，F(xiàn)在已經(jīng)調(diào)通，多謝兩位。 |
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