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誰將成為下一代硬件描述語言標(biāo)準(zhǔn)？ |
| 作者：wzy_0649 欄目：EDA技術(shù) |
誰將成為下一代硬件描述語言標(biāo)準(zhǔn)呢？ 國際HDL會議上就下一代設(shè)計語言展開激烈的辯論 在最近舉行的國際HDL會議上，與會者就使用何種設(shè)計語言展開了生動、激烈的辯論，Verilog、C/C++及Superlog設(shè)計語言的鼓吹者都竭力為各自的方案進行辯護。 EDA行業(yè)資深觀察家、本次會議主持人John Cooley介紹道：“這不是小組討論，你們都是陪審員�！盋ooley 請與會者投票表決：如果要啟動一個芯片設(shè)計項目，他們愿意選擇哪種方案？ 當(dāng)Intrinsix公司的技術(shù)經(jīng)理James Lee開始為Verilog設(shè)計辯護時，辯論很快進入白熱化階段。Lee認(rèn)為，Verilog工作得很好，并未過時。 Lee引用了曾任Cadence總裁的Joseph Costello于1995年所做的一個論斷： VHDL是一個4億美元的“錯誤”。Lee解釋道：“我們已經(jīng)在VHDL工具開發(fā)上浪費了太多的金錢，現(xiàn)在我們又將在新的設(shè)計語言上犯同樣的錯誤。為什么要重復(fù)同一錯誤呢？” 更復(fù)雜的世界 Synopsys公司SystemC戰(zhàn)略項目總監(jiān)Kevin Kranen在一位非常贊同Lee觀點的聽眾面前為SystemC辯護。Kranen說：“這個世界比90年代初期更加復(fù)雜�！彼J(rèn)為系統(tǒng)級芯片(SoC)快速增長的復(fù)雜性需要新的設(shè)計方法。 Kranen特別指出，結(jié)構(gòu)建模和驗證需要新的設(shè)計方法。對于建模，他堅信SystemC是最佳解決方案；對于驗證，他贊成使用Vera。 Verilog支持者Lee立刻予以反擊，他說：“今年我已做了好幾個SoC設(shè)計，我認(rèn)為SoC設(shè)計并不需要這些東西�！� C語言的鼓吹者是Cynlib C++類庫供應(yīng)商CynApps公司的總裁兼首席執(zhí)行官John Sanguinetti。他指出：“我認(rèn)為Verilog是硬件設(shè)計的匯編語言，現(xiàn)在的情形與1959年Fortran語言剛剛產(chǎn)生時非常類似。當(dāng)時每個人都用匯編語言編程，可在10年內(nèi)編程的標(biāo)準(zhǔn)就變成了高級語言�！� Sanguinetti稱Cynlib是最好的選擇，因為‘它符合工作需要’。 Sanguinetti宣稱，在一個典型的例子中，Cynlib代碼比SystemC小7倍，而速度快了5倍。他還說，新成立的網(wǎng)絡(luò)開發(fā)公司Netrake現(xiàn)正利用Cynlib開發(fā)IC。 這一論斷又引起了Lee的抱怨�！靶鲁闪⒌墓静恢滥膫�更好，5年后Netrake是否還存在尚令人懷疑�！盠ee說道。Cadence系統(tǒng)設(shè)計公司系統(tǒng)級開發(fā)部副總裁Stan Krolikoski和一位SystemC支持者公然抱怨：“這種無休止的爭論真讓人受不了”。 Krolikoski則說，當(dāng)今市場上任何第三代移動電話的基帶部分都是由非Verilog的算法專家設(shè)計的。他認(rèn)為C語言不會像Verilog替代Spice那樣很快替代Verilog。 另一個觀點出自Co-Design AUTOMATION公司總裁及首席執(zhí)行官Simon Davidmann，他奮起捍衛(wèi)自己公司的Superlog語言。他指出，Superlog在整個設(shè)計流程中僅提供一種語言和一個仿真器，這就避免了使用多種語言所出現(xiàn)的麻煩。RTL Superlog的仿真速度比Verilog快3倍，而高級Superlog要快上100倍。 Davidmann強調(diào)，Superlog是Verilog的擴展�！八c現(xiàn)有的方法兼容。這是一種進化，而不是一場革命。”他指出。 C Level Design公司總裁和首席執(zhí)行官Dan Skilken質(zhì)問道：“為了得到3倍的性能改善，誰會為了購買一個新的仿真器而丟掉Synopsys的VCS及其它所有東西呢？”Davidmann回答道：“Superlog用戶不必丟掉現(xiàn)有的工具，Superlog語言真正的價值就在于用戶可以更好地進行RTL設(shè)計�！盨kilken則認(rèn)為Verilog不會淘汰，他們公司的工具有助于將C/C++模型準(zhǔn)確地轉(zhuǎn)換為HDL描述。Skilken得到了另一個聽眾的支持，該聽眾說他正在一個大型的驗證項目上采用C Level工具開發(fā)C語言模型。這位工程師聲稱，該方法在驗證速度上已經(jīng)加快了50到100倍。 Avanti公司的一位代表在人群中說道，小組討論并沒有談及模擬設(shè)計。他說：“如果你想設(shè)計帶有模擬電路的芯片，這里討論的任何東西都幫不上忙。” 投票結(jié)果 小組討論結(jié)束后，Cooley號召大家就如下議題進行投票表決：如果他們在九月份開始一個新的芯片設(shè)計項目，他們將會采取何種方法。僅有2票或3票贊成使用SystemC、Cynlib和C Level設(shè)計。而Superlog和Verilog各自獲得了約20票。 Krolikoski問是否就五年以后的項目再投一次票，被Cooley斷然拒絕。Cooley說：“5年后，誰也不知道這個星球?qū)l(fā)生什么事情�！� 編者注：以上文章摘自EDA2000的BBS 本文僅供參考和學(xué)習(xí)交流用 |
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| 作者： toner 于 2005/1/13 15:38:00 發(fā)布：
這會豈不白開了嗎？（空） |
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