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請(qǐng)教高手:用CPLD或FPGA做一個(gè)小型的邏輯測(cè)試儀 |
| 作者：zdsam 欄目：EDA技術(shù) |
各位大俠: 我想用CPLD或FPGA做一個(gè)小型的邏輯分析儀,用于測(cè)試6bit寬的并行數(shù)據(jù)總線的通訊協(xié)議.我的想法是:用CPLD做6個(gè)input引腿,然后在pc機(jī)上運(yùn)行CPLD的在線仿真(JTAG,就像單片機(jī)仿真一樣),觀察6個(gè)input的波形,并存儲(chǔ)為文件進(jìn)行分析.不知這種想法行的通否?應(yīng)該選用那一款CPLD,或FPGA 和開(kāi)發(fā)系統(tǒng). 請(qǐng)各位大俠指點(diǎn). |
| 2樓： | >>參與討論 |
| 作者： dandynee 于 2005/1/6 12:22:00 發(fā)布：
要先存下來(lái) |
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| 3樓： | >>參與討論 |
| 作者： zdsam 于 2005/1/6 12:35:00 發(fā)布：
先存下來(lái)是指什么 dandynee,先存下來(lái)是指什么? 是先存波形數(shù)據(jù)到CPLD的ram里面嗎? |
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| 4樓： | >>參與討論 |
| 作者： dandynee 于 2005/1/7 2:23:00 發(fā)布：
pls search "chipscope" |
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| 5樓： | >>參與討論 |
| 作者： sunhuaiyi 于 2005/1/12 22:41:00 發(fā)布：
我記得不大清楚了 2003年全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽的一個(gè)題目就是邏輯分析儀 |
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| 6樓： | >>參與討論 |
| 作者： 953436824 于 2010/11/3 21:46:14 發(fā)布：
CPLD是可編程門(mén)陣列 |
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