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看到一電子設(shè)計(jì)大賽設(shè)計(jì)報(bào)告，有項(xiàng)功能覺著好像不能實(shí)現(xiàn) |
| 作者：吳明詩 欄目：EDA技術(shù) |
第二屆電子設(shè)計(jì)大賽，b題，《實(shí)用信號源的設(shè)計(jì)和制作》北京理工的一獲獎作品。他們?yōu)榱苏{(diào)整時(shí)序，采用了一種吞脈沖技術(shù)。~~~具體方法：將36M的晶振信號送入一片GAKl6v8,完成三分頻工作，將12MHZ始終送入單片機(jī)。GAL還有兩個(gè)控制端，C36和C6 ，編程GAL使得當(dāng)C36端出現(xiàn)跳變時(shí)，36兆的晶振時(shí)鐘被吞掉一個(gè)�？刂贫薈36是由單片機(jī)指令控制的，如，CPL XXX指令。同理，當(dāng)C6端出線跳變時(shí)，吞掉6個(gè)晶振脈沖。~~~以上摘自原文,我想了半天也不知道他們是怎樣做到的,他們怎么保證C36和C6跳變時(shí)于晶振的相位差呢？就是不考慮這個(gè)，他們又是怎樣監(jiān)測c36和c6的跳變的呢，本人不聰明，請高手指點(diǎn)。 |
| 2樓： | >>參與討論 |
| 作者： daiduohao 于 2005/1/9 16:42:00 發(fā)布：
re 我參加過電子大賽，那些專家可真是~~~~~ |
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| 3樓： | >>參與討論 |
| 作者： microzhi 于 2005/1/11 15:42:00 發(fā)布：
同意 同意 不過我明年也要參加電子設(shè)計(jì)大賽了 |
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| 4樓： | >>參與討論 |
| 作者： a_tu01 于 2005/1/11 21:35:00 發(fā)布：
不明白 如果是CPLD，好像可以實(shí)現(xiàn)。但是GAL是純組合邏輯，如何實(shí)現(xiàn)呢？ |
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| 5樓： | >>參與討論 |
| 作者： xjg1111 于 2005/1/11 21:37:00 發(fā)布：
RE 呵呵，樓主誤解，GAL也可以作時(shí)序， 1腳是固定的CLK輸入端。 |
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| 6樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/1/12 12:07:00 發(fā)布：
好像你們有些誤解，請看我的最后兩問 |
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