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請教:用vhdl如何編寫8位乘法器??急,3q |
| 作者：czarjd 欄目：EDA技術 |
rt |
| 2樓： | >>參與討論 |
| 作者： chinawei97 于 2005/1/6 15:11:00 發(fā)布：
看看！ veliong MODULE mult_8(x,y,PRODUCT) input[7:0]x,y; OUTPUT[15:0]PRODUCT; assign PRODUCT=x*y; endMODULE 你修改一下就可以為vhdl！ |
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| 3樓： | >>參與討論 |
| 作者： czarjd 于 2005/1/6 15:36:00 發(fā)布：
就是不會改:( 以前沒有怎么接觸過,vhdl要求具體的實現(xiàn),這樣的描述不符合要求,好像 麻煩大哥了~~` |
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| 4樓： | >>參與討論 |
| 作者： jadengil 于 2005/1/8 16:22:00 發(fā)布：
re library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; --********************************************* entity mult_8 is PORT( x: in std_logic_vector(7 downto 0); y: in std_logic_vector(7 downto 0); mult: out std_logic_vector(15 downto 0) ); end mult_8; architecture a of mult_8 is begin PROCESS(x,y) begin mult<=x*y; end PROCESS ; end a; |
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| 5樓： | >>參與討論 |
| 作者： skycanny 于 2005/1/10 10:55:00 發(fā)布：
re 學習中…… |
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| 6樓： | >>參與討論 |
| 作者： czarjd 于 2005/1/10 15:52:00 發(fā)布：
3q~~~ 多謝指教 |
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