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[求教]Verilog設計流水線遇到的兩個問題? |
| 作者：monoco 欄目：EDA技術 |
128位加法器試著用流水線實現(xiàn)，功能仿真時經過5個周期開始連續(xù)輸出結果，但是綜合后仿真時只能輸出最后一次相加的結果（錯誤一）；post-map后仿真時報錯如下，而沒有輸出波形，好像是時鐘的問題（錯誤二），請大家指點迷津,謝謝哦； 注：調試環(huán)境：ISE,ModelSim # ** Error: (vsim-SDF-3262) add_pip_map.sdf(35): Failed to find matching specify timing constraint. # ** Error: (vsim-SDF-3262) add_pip_map.sdf(65): Failed to find matching specify timing constraint. # ** Error: (vsim-SDF-3262) add_pip_map.sdf(122): Failed to find matching specify timing constraint. # ** Error: (vsim-SDF-3262) add_pip_map.sdf(152): Failed to find matching specify timing constraint. # ** Error: (vsim-SDF-3262) add_pip_map.sdf(209): Failed to find matching specify timing constraint. # ** Error: (vsim-SDF-3262) add_pip_map.sdf(239): Failed to find matching specify timing constraint.
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| 2樓： | >>參與討論 |
| 作者： monoco 于 2005/1/7 12:12:00 發(fā)布：
圖二標注弄錯了，不好意思 不好意思：圖二的標注弄錯了，應該是"圖二：綜合后仿真結果" |
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| 3樓： | >>參與討論 |
| 作者： xjg1111 于 2005/1/7 12:31:00 發(fā)布：
re 你把modelsim中的時鐘頻率降下來試試， 如果能顯示結果了，那就是組合邏輯時延太大，你所使用的頻率不合要求。 * - 本貼最后修改時間：2005-1-7 12:32:52 修改者：xjg1111 |
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| 4樓： | >>參與討論 |
| 作者： monoco 于 2005/1/9 10:46:00 發(fā)布：
是修改約束還是修改模擬時鐘 請問是修改約束還是修改模擬時鐘？我修改了testbech中的時鐘，還是不能解決錯誤 |
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| 5樓： | >>參與討論 |
| 作者： monoco 于 2005/1/9 12:30:00 發(fā)布：
是pad to setup時間不夠 把最開始的時間加長就好了，這樣就把綜合后仿真通過了；但是后續(xù)的時序仿真還是出錯： 比如對于這個錯誤： # ** Error: (vsim-SDF-3262) add_pip_map.sdf(35): Failed to find matching specify timing constraint. 相應的出錯行在sdf文件的這一行： (PERIOD (posedge CLK) (1530:1530:1530)) 請問這一行是什么意思，該怎么修改設計呢 |
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