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SY10E171JC Datasheet

  • SY10E171JC

  • 3-BIT 4:1 MULTIPLEXER

  • 4頁

  • MICREL   MICREL

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3-BIT 4:1
MULTIPLEXER
SY10E171
SY100E171
FEATURES
s
725ps max. D to output
s
Extended 100E V
EE
range of 鈥?.2V to 鈥?.5V
s
Differential outputs
s
Split select architecture
s
Fully compatible with industry standard 10KH,
100K ECL levels
s
Internal 75K
鈩?/div>
input pulldown resistors
s
Fully compatible with Motorola MC10E/100E171
s
Available in 28-pin PLCC package
DESCRIPTION
The SY10/100E171 offer three 4:1 multiplexers with
differential outputs, designed for use in new, high-
performance ECL systems. The leading 4-bit multiplexer
operation is organized pairwise, with each pair being a 2-
bit multiplexer. Separate select (SEL
1A
, SEL
1B
) controls
are provided within each pair. The SEL
1A
and SEL
1B
signals control the leading multiplexers, while the SEL
2
signal controls the output multiplexer. The three select
signals can be used to determine which of the four data
inputs will be propagated to the corresponding outputs.
BLOCK DIAGRAM
D
0a
D
0b
2:1
MUX
SEL
PIN CONFIGURATION
V
CCO
D
1b
D
1a
D
0c
D
0d
2:1
MUX
SEL
2:1
MUX
SEL
Q
0
25 24 23 22 21 20 19
Q
0
SEL
1A
SEL
1B
SEL
2
V
EE
NC
NC
D
1c
D
2d
D
2c
D
2b
D
2a
26
27
28
1
2
3
4
5
6
7
8
9
10 11
18
17
16
Q
2
Q
2
V
CC
Q
1
Q
1
V
CCO
Q
0
D
1a
D
1b
2:1
MUX
SEL
TOP VIEW
PLCC
J28-1
15
14
13
12
D
1d
D
0a
D
0b
D
0c
D
0d
D
1d
D
2a
D
2b
2:1
MUX
SEL
D
2c
D
2d
SEL
1A
SEL
1B
SEL
2
2:1
MUX
SEL
2:1
MUX
SEL
Q
2
Q
2
PIN NAMES
Pin
D
0x
鈥揇
2x
SEL
1A
, SEL
1B
SEL
2
Q
0
鈥換
2
Q
0
鈥換
2
V
CCO
Function
Data Inputs
First-stage Select Inputs
Second-stage Select Input
True Output
Inverted Output
V
CC
to Output
V
CCO
Q
0
Rev.: C
D
1c
2:1
MUX
SEL
2:1
MUX
SEL
Q
1
Q
1
Amendment: /1
1
Issue Date: February, 1998

SY10E171JC 產(chǎn)品屬性

  • 38

  • 集成電路 (IC)

  • 邏輯 - 信號(hào)開關(guān)，多路復(fù)用器，解碼器

  • 10E

  • 多路復(fù)用器

  • 3 x 4:1

  • 1

  • -

  • 雙電源

  • 4.2 V ~ 5.5 V

  • 0°C ~ 85°C

  • 表面貼裝

  • 28-LCC（J 形引線）

  • 28-PLCC

  • 管件

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