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SY10E150JC Datasheet

  • SY10E150JC

  • 6-BIT D LATCH

  • 4頁(yè)

  • MICREL   MICREL

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6-BIT D
LATCH
SY10E150
SY100E150
FEATURES
s
700ps max. propagation delay
s
Extended 100E V
EE
range of 鈥?.2V to 鈥?.5V
s
Differential outputs
s
Fully compatible with industry standard 10KH,
100K ECL levels
s
Internal 75K
鈩?/div>
input pulldown resistors
s
Fully compatible with Motorola MC10E/100E150
s
Available in 28-pin PLCC package
DESCRIPTION
The SY10/100E150 are 6-bit D latches with differential
outputs designed for use in new, high- performance ECL
systems. When both Latch Enables (LEN
1
, LEN
2
) are at a
logic LOW, the latch is in the transparent mode and input
data propagates through to the output. A logic HIGH on
either LEN
1
or LEN
2
(or both) latches the input data. The
Master Reset (MR) overrides all other signals to set the Q
outputs to a logic LOW.
BLOCK DIAGRAM
D
0
Q
0
Q
0
PIN CONFIGURATION
MR
LEN
2
LEN
1
NC
V
CCO
Q
5
Q
5
18
17
D
R
25 24 23 22 21 20 19
D
1
D
R
Q
1
Q
1
Q
2
Q
2
Q
3
D
5
D
4
D
3
V
EE
D
2
D
1
D
0
26
27
28
1
2
3
4
5
6
7
8
9
10 11
Q
4
Q
4
V
CC
Q
3
Q
3
Q
2
Q
2
D
2
D
R
PLCC
TOP VIEW
J28-1
16
15
14
13
12
D
3
D
R
V
CCO
Q
0
Q
1
Q
1
Q
3
D
4
D
R
Q
4
Q
4
Q
5
Q
5
D
5
D
R
LEN
1
LEN
2
MR
PIN NAMES
Pin
D
0
鈥揇
5
LEN
1
, LEN
2
MR
Q
0
鈥換
5
Q
0
鈥換
5
V
CCO
Function
Data Inputs
Latch Enables
Master Reset
True Outputs
Inverting Outputs
V
CC
to Output
V
CCO
Rev.: D
NC
Q
0
Amendment: /0
1
Issue Date: November, 1998

SY10E150JC 產(chǎn)品屬性

  • 38

  • 集成電路 (IC)

  • 邏輯 - 鎖銷

  • 10E

  • D 型透明鎖存器

  • 6:6

  • 差分

  • 4.2 V ~ 5.5 V

  • 1

  • 375ps

  • -

  • 0°C ~ 85°C

  • 表面貼裝

  • 28-LCC（J 形引線）

  • 28-PLCC

  • 管件

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