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SY100S318JC Datasheet

  • SY100S318JC

  • 5-WIDE 5, 4, 4, 4, 2 OA/OAI GATE

  • 5頁

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上傳產(chǎn)品規(guī)格書

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5-WIDE 5, 4, 4, 4, 2
OA/OAI GATE
SY100S318
FEATURES
s
Max. propagation delay of 800ps
s
I
EE
min. of 鈥?5mA
s
Extended supply voltage option:
V
EE
= 鈥?.2V to 鈥?.5V
s
Voltage and temperature compensation for
improved noise immunity
s
Internal 75K
鈩?/div>
input pull-down resistors
s
70% faster than Fairchild
s
40% lower power than Fairchild
s
Function and pinout compatible with Fairchild F100K
s
Available in 24-pin CERPACK and 28-pin PLCC
packages
DESCRIPTION
The SY100S318 is an ultra-fast 5-wide 5, 4, 4, 4, 2 OR/
AND gate with both true and complementary outputs,
designed for use in high-performance ECL systems. The
inputs on this device have 75K鈩?pull-down resistors.
PIN CONFIGURATIONS
D
5a
D
4a
V
EES
D
1b
D
3a
D
2a
D
1a
4
3
2
1
28
27
26
19 20 21 22 23 24 25
D
3c
D
4c
D
1d
V
EES
D
2d
D
3d
D
4d
11 10 9 8 7 6 5
D
2b
D
3b
V
EE
V
EES
D
4b
D
1c
D
2c
12
13
14
15
16
17
18
O
O
V
CCA
V
CC
V
CC
D
2e
D
1e
Top View
PLCC
J28-1
BLOCK DIAGRAM
D
1a
D
2a
D
3a
D
4a
D
5a
D
1b
D
2b
D
3b
D
4b
D
1c
D
2c
D
3c
D
4c
D
1d
D
2d
D
3d
D
4d
D
1e
D
2e
D
1c
D
4b
V
EE
D
2c
D
3b
D
3c
D
4c
D
1d
D
2d
D
3d
D
4d
1
2
3
4
5
6
24 23 22 21 20 19
18
Top View
Flatpack
F24-1
17
16
15
14
D
2b
D
1b
D
5a
D
4a
D
3a
D
2a
D
1a
13
7 8 9 10 11 12
D
2e
V
CC
V
CCA
D
1e
O
O
O
O
PIN NAMES
Pin
D
na
鈥?D
ne
O鈥揙
V
EES
V
CCA
Function
Data Inputs (n = 1...5)
Data Outputs
V
EE
Substrate
V
CCO
for ECL Outputs
Rev.: G
Amendment: /0
1
Issue Date: July, 1999

SY100S318JC 產(chǎn)品屬性

  • 38

  • 集成電路 (IC)

  • 邏輯 - 柵極和逆變器 - 多功能，可配置

  • 100S

  • 與/或門

  • 1

  • 19 輸入（5，4，4，4，2）

  • 無

  • 差分

  • -

  • 4.2 V ~ 5.5 V

  • 0°C ~ 85°C

  • 表面貼裝

  • 28-LCC（J 形引線）

  • 28-PLCC

  • 管件

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