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GS71024T-12T Datasheet

  • GS71024T-12T

  • x24 SRAM

  • 13頁

  • ETC

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GS71024T/U
TQFP, FPBGA
Commercial Temp
Industrial Temp
Features
鈥?Fast access time: 8, 10, 12, 15 ns
鈥?CMOS low power operation: 190/160/130/110 mA at
minimum cycle time.
鈥?Single 3.3 V 鹵 0.3 V power supply
鈥?All inputs and outputs are TTL-compatible
鈥?Fully static operation
鈥?Industrial Temperature Option: 鈥?0 to 85擄C
鈥?Package
T: 100-pin TQFP package
U: 6 mm x 8 mm Fine Pitch Ball Grid Array
64K x 24
1.5Mb Asynchronous SRAM
Fine Pitch BGA Bump Configuration
1
A
B
C
D
E
F
G
H
2
3
4
8, 10, 12, 15 ns
3.3 V V
DD
5
6
DQ
DQ
DQ
V
SS
V
DD
DQ
DQ
DQ
A
3
DQ
DQ
DQ
DQ
DQ
DQ
A
15
A
2
CE2
CE1
A
5
A
7
A
9
A
11
A
14
A
1
WE
OE
A
4
A
6
A
8
A
10
A
13
A
0
DQ
DQ
DQ
DQ
DQ
DQ
A
12
DQ
DQ
DQ
V
DD
V
SS
DQ
DQ
DQ
Description
The GS71024 is a high speed CMOS static RAM organized as
65,536 words by 24 bits. Static design eliminates the need for
external clocks or timing strobes. The GS71024 operates on a
single 3.3 V power supply, and all inputs and outputs are TTL-
compatible. The GS71024 is available in a 6 mm x 8 mm Fine
Pitch BGA package, as well as in a 100-pin TQFP package.
6 mm x 8 mm, 0.75 mm Bump Pitch
Top View
Pin Descriptions
Symbol
A
0
to A
15
X/Y
WE
CE1, CE2
V
DD
Description
Address input
Vector Input
Write enable input
Chip enable input
+3.3 V power supply
Symbol
DQ
1
to DQ
24
V/S
OE
鈥?/div>
V
SS
Description
Data input/output
Address Multiplexer Control
Output enable input
鈥?/div>
Ground
Block Diagram
A0
Row
Decoder
Address
Input
A14
A15
X/Y
V/S
CE1
CE2
WE
OE
Memory Array
1024 x 1536
0
1
Q
Column
Decoder
Control
I/O Buffer
DQ1
DQ24
Rev: 1.03 11/2000
1/13
漏 1999, Giga Semiconductor, Inc.
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

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