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CY26210 Datasheet

  • CY26210

  • Clocks and Buffers

  • 108.53KB

  • 5頁

  • ETC

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PRELIMINARY
CY26210
PacketClock鈩?/div>
T1/E1 to 19.44 MHz Clock Translator
Features
鈥?Integrated phase-locked loop
鈥?Low jitter, high accuracy outputs
鈥?3.3V Operation
Part Number
CY26210
Outputs
1
Input Frequency Range
1.544 or 2.048 MHz
Benefits
High performance PLL tailored for T1/E1 clock generation
Meets critical timing requirements in complex system designs
Enables application compatibility
Output Frequencies
19.44 MHz
Logic Block Diagram
Fref
Q
桅
VCO
P
OUTPUT
DIVIDERS
CLK1
PLL
FS
AVDD
AVSS
VDD
VSS
Pin Configuration
CY26210
8-pin SOIC
Fref
AVDD
FS
AVSS
1
2
3
4
8
7
6
5
NC
VSS
CLK1
VDD
Table 1. CY26210 Frequency Select Option
Frequency Select
0
1
Input
1.544
2.048
CLK1
19.44
19.44
Unit
MHz
MHz
Cypress Semiconductor Corporation
Document #: 38-07446 Rev. *A
鈥?/div>
3901 North First Street
鈥?/div>
San Jose
鈥?/div>
CA 95134 鈥?408-943-2600
Revised December 14, 2002

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