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CY26200 Datasheet

  • CY26200

  • Clocks and Buffers

  • 5頁

  • ETC

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PRELIMINARY
CY26200
T1/E1 Clock Generator
Features
鈥?Integrated phase-locked loop (PLL)
鈥?Low-jitter, high-accuracy outputs
鈥?3.3V operation
Part Number
CY26200
Outputs
1
Input Frequency Range
19.44 MHz
Benefits
High-performance PLL tailored for T1/E1 clock generation
Meets critical timing requirements in complex system designs
Enables application compatibility
Output Frequencies
1.544 MHz/2.048 MHz (selectable)
Logic Block Diagram
19.44 XIN
OSC
XOUT
Q
桅
VCO
P
OUTPUT
DIVIDERS
CLK1
PLL
AVDD
AVSS
VDD
VSS
Pin Configuration
CY26200
8-pin SOIC
XIN
AVDD
FS
AVSS
1
2
3
4
8
7
6
5
XOUT
VSS
CLK1
VDD
Table 1: CY26200 Frequency Select Option
Frequency Select
0
1
CLK1
1.544
2.048
Unit
MHz
MHz
Cypress Semiconductor Corporation
Document #: 38-07335 Rev. *A
鈥?/div>
3901 North First Street
鈥?/div>
San Jose
鈥?/div>
CA 95134 鈥?408-943-2600
Revised December 14, 2002

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