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BW2017X Datasheet

  • BW2017X

  • BW2017X 3MHz ~ 25MHz FSPLL BW2017X|Data Sheet

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3MHz ~ 25MHz FSPLL
BW2017X
General Description
BW2017X is a Phase-Locked Loop (PLL) frequency
synthesizer implemented in 0.35um CMOS technology.
The PLL provides frequency multiplication capability.
The output clock frequency Fout is related to the reference
input clock frequency Fin by the following equation:
Fout
=
M
脳
Fin
P
脳
S
Features
鈼?/div>
0.35um CMOS technology
鈼?/div>
3.3V Single power supply
鈼?/div>
Output frequency range: 3 ~ 25MHz
鈼?/div>
Cycle Jitter: 鹵300ps
鈼?/div>
Duty ratio: 40% ~ 60%
鈼?/div>
Frequency change by programmable divider
鈼?/div>
Power down mode
where
Fout : output clock frequency.
Fin :
reference input clock frequency.
M, P and S : values of programmable dividers.
BW2017X consists of a phase and frequency detector(PFD),
a charge pump, an external loop filter, a voltage controlled
oscillator(VCO), a 4bit pre-divider P, an 8bit main divider M
and a 2bit post scaler S, and a lock detector as shown in
Figure1
IMPORTANT NOTICE
- Please contact SEC application engineer to confirm the proper selection of M,P,S value.
FUNCTIONAL BLOCK DIAGRAM
Fin
Pre
divider
P
PFD
charge
pump
Loop
Filter
(external)
VCO
Post
scaler
S
Fout
Filter
Main
divider
M
Figure 1. BW2017X Block Diagram
SAMSUNG ELECTRONICS Co. LTD

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  • 型號
    版本
    描述
    廠商
    下載
  • 英文版
    BW2006L 100MHz~500MHz FSPLL BW2006L|Data Sheet
    ETC
  • 英文版
    BW2010D 8Bit 250MSPS Triple DAC BW2010D|Data Sheet
    ETC
  • 英文版
    BW2010P 25MHz ~ 250MHz FSPLL BW2010P|Data Sheet
    ETC
  • 英文版
    BW2011L 20MHz ~ 100MHz FSPLL BW2011L|Data Sheet
    ETC
  • 英文版
    BW2017X 3MHz ~ 25MHz FSPLL BW2017X|Data Sheet
    ETC
  • 英文版
    BW2010AGP Frequency Doubler BW2010AGP|Data Sheet
    ETC

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