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BW2011L Datasheet

  • BW2011L

  • BW2011L 20MHz ~ 100MHz FSPLL BW2011L|Data Sheet

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20MHz ~ 100MHz FSPLL
General Description
The BW2011L is a Phase-Locked Loop (PLL)
frequency synthesizer constructed in CMOS on
single monolithic structure.
The PLL macrofunctions provide frequency
multiplication capabilities.
The output clock frequency FO is related
to the reference input clock frequency
Fin by the following equation:
FO = (ND*XIN ) /MD
Where,
Fout is the output clock frequency.
Fin is the reference input clock frequency.
m,p and s are the values for programmable dividers.
BW2011L consists of a phase/Frequency Detector(PFD),
a Charge Pump an External Loop Filter, a Voltage
Controlled Oscillator(VCO), a 8bit 2's complementary
counters as shown in Figure1.
BW2011L
DEC 1998 Version1.0
Features
鈼?/div>
0.35um CMOS device technology
鈼?/div>
3.3 Volt Single power supply
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Output frequency range: 20~ 100 MHz
鈼?/div>
Jitter 鹵200ps
鈼?/div>
Duty ratio 40% to 60% at 100MHz
鈼?/div>
Frequency changed by programmable divider
鈼?/div>
Power down mode
IMPORTANT NOTICE
- Please contact SEC application engineer to confirm the proper selection of Divisor values.
FUNCTIONAL BLOCK DIAGRAM
Fref
XIN
REF Divider
MD
Fvco
PFD
Charge
Pump
Loop
Filter
(External)
VCO
FO
Main Divider
ND
Figure 1. Phase Lockd Loop Block Diagram
SAMSUNG ELECTRONICS Co. LTD

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  • 型號
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    BW2006L 100MHz~500MHz FSPLL BW2006L|Data Sheet
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