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BW2006L Datasheet

  • BW2006L

  • BW2006L 100MHz~500MHz FSPLL BW2006L|Data Sheet

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100MHz~500MHz FSPLL
BW2006L
DECEMBER 1998. Ver1.0
General Description
The BW2006L is a Phase Locked Loop (PLL) Clock
frequency synthesizer constructed in CMOS on a single
monolithic structure.
The device's PLL macro functions provide frequency
multiplication capabilities.
The output clock frequency FOUT is related to the input
clock frequency FIN by FOUT=m*8*FIN/p*s.
BW2006L consists of a Phase/Frequency Detector
(PFD), a charge pump,
external loop filter, and a
Features
. 0.35u CMOS device technology
. Single power supply 3.3V
. Output frequency range: 100~500MHz
. Jitter
隆戮
80ps
. Output Duty ratio 40% to 60%
. Input Duty ratio 40% to 60%
. Frequency changed by programmable dividers
. Input frequency range: 10MHz隆脗FIN隆脗50MHz
. Power Down mode
Voltage Controlled Oscillator(VCO), pre-divider(6bit),
main divider(6bit), post scaler(2bit) as shown in the block
diagram.
FUNCTIONAL BLOCK DIAGRAM
VDD
VSS
M<5:0>
P<5:0>
FILTER
MAIN
DIVIDER
by M
1/8
FIN
PRE
DIVIDER
by P
PFD
Charge
Pump
VCO
POST
SCALER
by S
FOUT
Loop
Filter
VBB
External
PWRDN
VDDA
VSSA
VSUB
S<1:0>
Figure1 . functional blcok diagram

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