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AS7C3364FT36B-75TQC Datasheet

  • AS7C3364FT36B-75TQC

  • 3.3V 64K x 32/36 Flow Through Synchronous SRAM

  • 19頁(yè)

  • ALSC

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February 2005
廬
AS7C3364FT32B
AS7C3364FT36B
3.3V 64K
脳
32/36 Flow Through Synchronous SRAM
Features
鈥?/div>
鈥?/div>
鈥?/div>
鈥?/div>
鈥?/div>
鈥?/div>
鈥?/div>
Organization: 65,536 words 脳 32 or 36 bits
Fast clock to data access: 6.5/7.5/8.0/10.0 ns
Fast OE access time: 3.5/4.0 ns
Fully synchronous flow through operation
Asynchronous output enable control
Available in 100-pin TQFP package
Individual byte write and Global write
鈥?/div>
鈥?/div>
鈥?/div>
鈥?/div>
鈥?/div>
鈥?/div>
Multiple chip enables for easy expansion
3.3V core power supply
2.5V or 3.3V I/O operation with separate V
DDQ
Linear or interleaved burst control
Snooze mode for reduced power standby
Common data inputs and data outputs
Logic block diagram
LBO
CLK
ADV
ADSC
ADSP
A[17:0]
18
Q0
Burst logic
Q1
18
D
Q
CE
Address
register
CLK
D
DQ
d
Q
Byte write
registers
CLK
D
DQ
Q
c
Byte write
registers
CLK
D
DQ
b
Q
Byte write
registers
CLK
D
BW
a
CE0
CE1
CE2
DQ
a
Q
Byte write
registers
CLK
D
Enable
CE
register
CLK
Power
down
D
Enable
Q
delay
register
CLK
36/32
DQ[a:d]
Q
4
CLK
CE
CLR
16
18
64K 脳 32/36
Memory
array
GWE
BWE
BW
d
36/32
36/32
BW
c
BW
b
OE
Output
buffer
Input
registers
CLK
ZZ
OE
Selection guide
鈥?5
Minimum cycle time
Maximum clock access time
Maximum operating current
Maximum standby current
Maximum CMOS standby current (DC)
7.5
6.5
275
90
30
-75
8.5
7.5
250
85
30
-80
10
8.0
215
75
30
-10
12
10.0
185
75
30
Units
ns
ns
mA
mA
mA
2/8/05; v.1.2
Alliance Semiconductor
P. 1 of 19
Copyright 漏 Alliance Semiconductor. All rights reserved.

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