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AS7C33128NTD18B-166TQIN Datasheet

  • AS7C33128NTD18B-166TQIN

  • 3.3V 128Kx18 Pipelined SRAM with NTD

  • 444.41KB

  • 19頁(yè)

  • ALSC

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April 2005
廬
AS7C33128NTD18B
3.3V 128K脳18 Pipelined SRAM with NTD
TM
Features
鈥?Organization: 131,072 words 脳 18 bits
鈥?NTD
鈩?/div>
architecture for efficient bus operation
鈥?Fast clock speeds to 200 MHz
鈥?Fast clock to data access: 3.0/3.5/4.0 ns
鈥?Fast OE access time: 3.0/3.5/4.0 ns
鈥?Fully synchronous operation
鈥?Asynchronous output enable control
鈥?Available in 100-pin TQFP package
鈥?Byte write enables
鈥?Clock enable for operation hold
Logic block diagram
A[16:0]
17
D
鈥?Multiple chip enables for easy expansion
鈥?3.3V core power supply
鈥?2.5V or 3.3V I/O operation with separate V
DDQ
鈥?Self-timed write cycles
鈥?Interleaved or linear burst modes
鈥?Snooze mode for standby operation
Address
register
Burst logic
Q
17
17
Write delay
addr. registers
CLK
D
Q
CLK
CE0
CE1
CE2
R/W
BWa
BWb
ADV / LD
LBO
ZZ
DQ [a:b]
18
17
Control
logic
CLK
CLK
Write Buffer
128K x 18
SRAM
Array
D
Data
Q
Input
Register
CLK
18
18
18
18
CLK
CEN
CLK
OE
Output
Register
18
OE
DQ [a:b]
Selection Guide
-200
Minimum cycle time
Maximum clock frequency
Maximum clock access time
Maximum operating current
Maximum standby current
Maximum CMOS standby current (DC)
5
200
3.0
375
135
30
-166
6
166
3.5
350
120
-133
7.5
133
4
325
110
Units
ns
MHz
ns
mA
mA
mA
30
30
4/28/05;
v.1.3
Alliance Semiconductor
P. 1 of 19
Copyright 漏 Alliance Semiconductor. All rights reserved.

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