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AS7C251MPFS36A-133TQI Datasheet

  • AS7C251MPFS36A-133TQI

  • 2.5V 1M x 32/36 pipelined burst synchronous SRAM

  • 19頁

  • ALSC

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February 2005
廬
AS7C251MPFS32A
AS7C251MPFS36A
2.5V 1M
脳
32/36 pipelined burst synchronous SRAM
Features
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Organization: 1,048,576 words 脳 32 or 36 bits
Fast clock speeds to 200 MHz
Fast clock to data access: 3.1/3.5/3.8 ns
Fast OE access time: 3.1/3.5/3.8 ns
Fully synchronous register-to-register operation
Single-cycle deselect
Asynchronous output enable control
Available in 100-pin TQFP package
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Individual byte write and global write
Multiple chip enables for easy expansion
2.5V core power supply
Linear or interleaved burst control
Snooze mode for reduced power-standby
Common data inputs and data outputs
Logic block diagram
LBO
CLK
ADV
ADSC
ADSP
A[19:0]
20
CLK
CE
CLR
Q0
Burst logic
Q1
2
2
D
Q
CE
Address
register
CLK
D
DQ
d
Q
Byte write
registers
CLK
D
DQ
Q
c
Byte write
registers
CLK
D
DQ
b
Q
Byte write
registers
CLK
D
DQ
a
Q
Byte write
registers
CLK
D
Enable
CE
register
CLK
Q
1M 脳 32/36
Memory
array
20
18
20
32/36
32/36
GWE
BWE
BW
d
BW
c
BW
b
BW
a
CE0
CE1
CE2
4
OE
Output
registers
CLK
Input
registers
CLK
ZZ
Power
down
D
Enable
Q
delay
register
CLK
32/36
DQ[a:d]
OE
Selection guide
Minimum cycle time
Maximum clock frequency
Maximum clock access time
Maximum operating current
Maximum standby current
Maximum CMOS standby current (DC)
-200
5
200
3.1
450
170
90
-166
6
166
3.5
400
150
90
-133
7.5
133
3.8
350
140
90
Units
ns
MHz
ns
mA
mA
mA
2/14/05, v.1.3
Alliance Semiconductor
1 of 19
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