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7C33128PFS36A Datasheet

  • 7C33128PFS36A

  • 3.3V 128K x 32/36 pipeline burst synchronous SRAM

  • 232.25KB

  • 11頁

  • ETC

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January 2001
Preliminary Information
廬
7C33128PFS32A
7C33128PFS36A
3.3V 128K X 32/36 pipeline burst synchronous SRAM
Features
鈥?Organization: 131,072 words 脳 32 or 36 bits
鈥?Fast clock speeds to 166 MHz in LVTTL/LVCMOS
鈥?Fast clock to data access: 3.5/3.8/4.0/5.0 ns
鈥?Fast OE access time: 3.5/3.8/4.0/5.0 ns
鈥?Fully synchronous register-to-register operation
鈥?Single register 鈥淔low-through鈥?mode
鈥?Single-cycle deselect
- Dual-cycle deselect also available (AS7C33128PFD32A/
AS7C33128PFD36A)
鈥?Pentium廬
*
compatible architecture and timing
鈥?Asynchronous output enable control
鈥?Economical 100-pin TQFP package
鈥?Byte write enables
鈥?Multiple chip enables for easy expansion
鈥?3.3 core power supply
鈥?2.5V or 3.3V I/O operation with separate V
DDQ
鈥?30 mW typical standby power in power down mode
鈥?NTD鈩?/div>
*
pipeline architecture available
(AS7C33128NTD32A/ AS7C33128NTD36A)
Logic block diagram
LBO
CLK
ADV
ADSC
ADSP
A[16:0]
17
CLK
CE
CLR
D
CE
Address
register
CLK
D
Q0
Burst logic
Q1
17
Q
Pin arrangement
A6
A7
CE0
CE1
BW
d
BW
c
BW
b
BW
a
CE2
V
DD
V
SS
CLK
GWE
BWE
OE
ADSC
ADSP
ADV
A8
A9
128K 脳 32/36
Memory
array
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
15
17
GWE
BWE
BW
d
DQ
d
Q
Byte write
registers
CLK
DQ
c
Q
Byte write
registers
CLK
DQ
b
Q
Byte write
registers
CLK
DQ
a
Q
Byte write
registers
CLK
D
Enable
CE
register
CLK
Power
down
D
Enable
Q
delay
register
CLK
Q
D
D
D
36/32
36/32
BW
c
BW
b
BW
a
CE0
CE1
CE2
4
ZZ
OE
FT
DATA [35:0]
DATA [31:0]
Note: Pins 1,30,51,80 are NC for 脳32
Selection guide
AS7C33128PFS32A AS7C33128PFS32A AS7C33128PFS32A AS7C33128PFS32A
鈥?66
鈥?50
鈥?33
鈥?00
Units
Minimum cycle time
Maximum clock frequency
Maximum pipelined clock access time
Maximum operating current
Maximum standby current
Maximum CMOS standby current (DC)
*
6
166
3.5
475
130
30
6.7
150
3.8
450
110
30
LBO
A5
A4
A3
A2
A1
A0
NC
NC
V
SS
V
DD
NC
NC
A10
A11
A12
A13
A14
A15
A16
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
OE
Output
registers
CLK
Input
registers
CLK
DQP
c
/NC
DQ
c
DQ
c
V
DDQ
V
SSQ
DQ
c
DQ
c
DQ
c
DQ
c
V
SSQ
V
DDQ
DQ
c
DQ
c
FT
V
DD
NC
V
SS
DQ
d
DQ
d
V
DDQ
V
SSQ
DQ
d
DQ
d
DQ
d
DQ
d
V
SSQ
V
DDQ
DQ
d
DQ
d
DQP
d
/NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
TQFP 14 脳 20 mm
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQP
b
/NC
DQ
b
DQ
b
V
DDQ
V
SSQ
DQ
b
DQ
b
DQ
b
DQ
b
V
SSQ
V
DDQ
DQ
b
DQ
b
V
SS
NC
VDD
ZZ
DQ
a
DQ
a
V
DDQ
V
SSQ
DQ
a
DQ
a
DQ
a
DQ
a
V
SSQ
V
DDQ
DQ
a
DQ
a
DQP
a
/NC
7.5
133
4
425
100
30
10
100
5
325
90
30
ns
MHz
ns
mA
mA
mA
Pentium
廬
is a registered trademark of Intel Corporation. NTD鈩?is a trademark of Alliance Semiconductor Corporation. All trademarks mentioned in this document
are the property of their respective owners.
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