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74F109SCX Datasheet

  • 74F109SCX

  • J-K-Type Flip-Flop

  • 7頁

  • ETC

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74F109 Dual JK Positive Edge-Triggered Flip-Flop
April 1988
Revised September 2000
74F109
Dual JK Positive Edge-Triggered Flip-Flop
General Description
The F109 consists of two high-speed, completely indepen-
dent transition clocked JK flip-flops. The clocking operation
is independent of rise and fall times of the clock waveform.
The JK design allows operation as a D-type flip-flop (refer
to F74 data sheet) by connecting the J and K inputs.
Asynchronous Inputs:
LOW input to S
D
sets Q to HIGH level
LOW input to C
D
sets Q to LOW level
Clear and Set are independent of clock
Simultaneous LOW on C
D
and S
D
makes
both Q and Q HIGH
Ordering Code:
Order Number
74F109SC
74F109SJ
74F109PC
Package Number
M16A
M16D
N16E
Package Description
16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow
16-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Devices also available in Tape and Reel. Specify by appending suffix letter 鈥淴鈥?to the ordering code.
Logic Symbols
Connection Diagram
IEEE/IEC
漏 2000 Fairchild Semiconductor Corporation
DS009471
www.fairchildsemi.com

74F109SCX 產(chǎn)品屬性

  • 2,500

  • 集成電路 (IC)

  • 邏輯 - 觸發(fā)器

  • 74F

  • 設(shè)置（預(yù)設(shè)）和復(fù)位

  • JK 型

  • 差分

  • 2

  • 1

  • 125MHz

  • 5.2ns

  • 正邊沿

  • 1mA，20mA

  • 4.5 V ~ 5.5 V

  • 0°C ~ 70°C

  • 表面貼裝

  • 16-SOIC（0.154"，3.90mm 寬）

  • 帶卷 (TR)

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