當(dāng)談到不合邏輯的邏輯電路時，我不得不說，當(dāng)談到邊沿觸發(fā)的 D 型觸發(fā)器時，我總是摸不著頭腦。這些是當(dāng)今計算機(jī)和數(shù)字電子產(chǎn)品中最常見的邏輯塊之一。這有點(diǎn)像說晶體管是現(xiàn)代最常見的元件……

  當(dāng)談到不合邏輯的邏輯電路時，我必須說，當(dāng)談到邊沿觸發(fā)的 D 型觸發(fā)器時，我總是摸不著頭腦。這些是當(dāng)今計算機(jī)和數(shù)字電子產(chǎn)品中最常見的邏輯塊之一。這有點(diǎn)像說晶體管是現(xiàn)代電子產(chǎn)品中最常見的組件，但我們中有多少人了解 D 型器件的工作原理

為了開始介紹邊沿觸發(fā)的 D 型觸發(fā)器，我們將從其內(nèi)部使用的通用元件開始：SR 觸發(fā)器。

   這是最容易理解的觸發(fā)器，因?yàn)樗话瑑蓚€邏輯門和與非門。這也是數(shù)字電子產(chǎn)品中最容易看到的常見問題，即“競爭條件”或故障。當(dāng)電路的邏輯輸出在幾微秒內(nèi)未定義時，就會出現(xiàn)這些狀態(tài)。我們必須記住，邏輯門畢竟是充滿晶體管的模擬電路。這些電路需要時間來使 FET 等器件上的電荷上升或下降。這意味著電壓閾值不明確，晶體管可能會或可能不會導(dǎo)通。在門內(nèi)，這意味著尚未做出有關(guān)輸出水平的明確決定 - 因此未定義。在輸入更改期間也會發(fā)生這種情況，因?yàn)殚T需要時間做出反應(yīng)并生成新的輸出（如果需要）。

   因此，在我們的 SR 觸發(fā)器中，在門通電并嘗試計算出其輸出狀態(tài)的開關(guān)開啟時存在競爭條件。當(dāng)輸出反饋到輸入時，這變得更加復(fù)雜。這意味著輸出正在影響輸入，從而影響決策，進(jìn)而影響輸出本身。使困惑？嗯，這就是門的感覺。然而，幾微秒后，柵極穩(wěn)定下來并保持穩(wěn)定狀態(tài)。

因此，SR 觸發(fā)器的真值表如下：

最有趣的狀態(tài)是“設(shè)置”和“重置”狀態(tài)以及“不執(zhí)行任何操作”狀態(tài)，因此請記住這些狀態(tài)以供稍后使用。接下來要添加的是時鐘輸入，這是通過在 SR 電路的前端添加兩個 NAND 門來完成的。這成為門控 SR 觸發(fā)器。設(shè)置和重置仍然像以前一樣工作，但顧名思義，它是門控的，因此輸出僅在時鐘輸入為高電平時的特定時間發(fā)生。這一切都很好，但是，電路有可能在時鐘高電平期間多次改變其輸出，這根本不是我們想要的。它還不是D型。然而，通過在 S 和 R 輸入之間添加一個 NOT 門并將 S 輸入重命名為 D，這個問題很容易解決。

    我們的新型 D 型器件的工作原理與 SR 觸發(fā)器類似，因?yàn)榭梢栽跁r鐘期間多次處于高電平時更改輸出。我們需要一個僅在時鐘沿上升時鎖存 D 信號的電路。

   為了簡化這一點(diǎn)，首先讓我們考慮一下生成競爭條件的能力——或者在本例中是一個故障。如果只有一種方法可以使時鐘脈沖在正持續(xù)時間內(nèi)變得非常小，那么就沒有足夠的時間切換回來。

    該電路利用了門開關(guān)需要時間的想法。我們假設(shè)輸入為低電平。與門的一側(cè)根據(jù)輸入設(shè)置為低電平，另一側(cè)設(shè)置為邏輯高電平，因?yàn)榉情T已反轉(zhuǎn)輸入。在完美的世界中，如果輸入發(fā)生變化，非門將立即發(fā)生變化，與門的輸入將交換，而輸出不受影響。然而，由于“非”門需要時間來反應(yīng)并驅(qū)動輸出，因此實(shí)際上，“與”門的兩個輸入都處于高電平的時間很短。這會引發(fā)柵極中的連鎖反應(yīng)，將輸出從低電平驅(qū)動到高電平。片刻之后，非門輸出改變狀態(tài)，與門對新的刺激做出反應(yīng)。然而，

   這可能看起來不錯，但它不是一個定義的時間段——其他門甚至可能對此反應(yīng)不夠快，而我們依賴于門的模擬副作用。所以我們需要的是一個穩(wěn)定版本的故障發(fā)生器。例如，我們可以在某個地方運(yùn)行一個速度更快的時鐘來幫助我們處理信號，但這也需要更高速度的時鐘……

   然而，答案就在我們最初的 SR 觸發(fā)器中。當(dāng)應(yīng)用輸入更改時，它們僅對輸入更改做出一次反應(yīng)。當(dāng)兩個輸入均處于低電平時，其中一個輸入上的高信號會產(chǎn)生快速反應(yīng)，并在需要時鎖存新的輸出。有趣的效果是“什么都不做”條件，其中將兩個輸入設(shè)置為高電平不會改變輸出。將輸入更改為低電平將設(shè)置或重置 SR 鎖存器。然而，根據(jù)我們的需要上下驅(qū)動信號不會影響輸出。如果我們將時鐘輸入連接到該電路，則僅在時鐘的下降沿設(shè)置或重置鎖存器。我們現(xiàn)在已經(jīng)很接近了，但還沒有完全實(shí)現(xiàn)。我們有一個響應(yīng)時鐘邊沿（錯誤邊沿）的電路，但我們只能連接該電路以使其設(shè)置或重置。我們兩者都需要。

    為了同時擁有這兩個功能，您需要兩個 SR 觸發(fā)器來充當(dāng)置位和復(fù)位電路。通過以相反的模式連接這些電路，就可以使用數(shù)據(jù)輸入來決定哪一個鎖存并保持以及哪一個隨時鐘輸入來回翻轉(zhuǎn)。

  首先要注意的是，通過在其中一個 SR 觸發(fā)器（在本例中為底部觸發(fā)器）上使用 NOT Q 輸出，可以簡化 SR 上用于將其轉(zhuǎn)換為 D 類型的 NOT 門。該下部觸發(fā)器生成該 NOT 信號作為頂部觸發(fā)器的反饋或輸入，而頂部觸發(fā)器又生成返回到第一個觸發(fā)器的 NOT 信號。這會導(dǎo)致兩個 SR 觸發(fā)器以相反的模式鎖存。

   時鐘信號也被饋送到兩個 SR 觸發(fā)器，因此下部觸發(fā)器需要具有三輸入 NAND 門。總體效果是這兩個觸發(fā)器生成非常有用的信號。正如我所說，一個將鎖存，另一個將隨時鐘輸入翻轉(zhuǎn)。然后，這兩個信號可用于驅(qū)動第三個 SR 觸發(fā)器，該觸發(fā)器的功能與之前一樣，在“不做任何事”條件下，僅在 D 信號發(fā)生變化且看到時鐘邊沿時才更改其輸出，在這種情況下，在上升沿。