CTLE 電路與閃存 ADC 尺寸和數(shù)量的正確平衡對于最小化 ADC 位以實現(xiàn)最小面積和功耗起著關(guān)鍵作用。
    最先進(jìn)的 112 Gbps 長距離 (LR) SerDes PHY 的設(shè)計要求最大限度地減少模數(shù)轉(zhuǎn)換器 (ADC) 位數(shù)，以實現(xiàn)整個系統(tǒng)占用最小的面積并消耗最小的功率。為此，利用連續(xù)時間線性均衡 (CTLE) 的值來減少 ADC 面積和功耗。由于采用了交錯式 ADC（例如閃存），因此 ADC 面積和功率會隨著 ADC 通道的數(shù)量而變化。
    此外，112-Gbps LR SerDes PHY 必須在 CTLE 輸入附近包含一個靜電放電 (ESD) 網(wǎng)絡(luò)，以保護(hù)接收器輸入。該電路模塊的設(shè)計必須能夠為 SoC 和網(wǎng)絡(luò)系統(tǒng)設(shè)計人員提供最高的可靠性。在這里，將 ESD 網(wǎng)絡(luò)置于 ADC 內(nèi)是沒有意義的，因為 CTLE 的存在對于優(yōu)化設(shè)計至關(guān)重要。CTLE 的輸入位于片外，因此需要提供 ESD 來防止器件處理造成的損壞。
    查看 CTLE如圖1    所示，CTLE 由終端塊（電阻器）、用于減少進(jìn)入 ADC 的大信號的衰減器、用于減少碼間干擾 (ISI) 的高頻升壓塊組成在 ADC 輸入端、直流偏移消除器和基線漂移消除器。所有這些共同減少了 ADC 的面積和功耗，同時保持了鏈路性能。

    112-Gbps LR SerDes PHY 利用 CTLE 和時間交錯閃存 ADC 來降低 ADC 分辨率
    圖 1：CTLE 由終端模塊、衰減器、高頻升壓模塊、直流偏移消除器和基線漂移消除器組成。（Rambus）
    這些電路及其序列可降低所需的 ADC 分辨率。這是為什么？那么，在確定 ADC 分辨率時，最重要且絕對的特征是 ADC 的動態(tài)范圍。它定義為 ADC 可接受的最大電壓與預(yù)期在輸入端看到的最小電壓之比。
    相對而言，這兩個值的電壓相差越大，ADC 就越大且越昂貴。事實證明，CTLE 是降低 ADC 動態(tài)范圍的主要因素。這樣可以通過最佳數(shù)量的 ADC 位數(shù)實現(xiàn)高度可接受的系統(tǒng)性能。
    深入研究 CTLE 并減少位數(shù)
    讓我們從終端網(wǎng)絡(luò)開始。在 CTLE 的輸入處，終端為 SoC 和網(wǎng)絡(luò)系統(tǒng)設(shè)計人員提供 100 歐姆 (Ω) 差分電阻?？刂屏己玫碾娮栌兄诮档蛣討B(tài)范圍。由于電阻器經(jīng)過校準(zhǔn)，因此輸入電壓擺幅不會因電阻器的工藝或溫度變化而變化。在Rambus中，電阻器被調(diào)整為最佳值，這使得 CTLE 輸入處的輸入信號電壓電平非常穩(wěn)定。
    接下來，考慮 CTLE 第一階段的衰減器。如果遠(yuǎn)端發(fā)射器在物理上靠近輸入，或者線路非常小，則發(fā)射器的輸入不會因通道損耗而顯著衰減。如果設(shè)計不當(dāng)，進(jìn)入接收器的巨大信號可能會使 ADC 輸入過載。添加額外的 ADC 位可以補償過載。然而，使用簡單的衰減器，可以在 CTLE 之前降低輸入信號，這樣 ADC 就不需要額外的位。衰減器通常由分壓器電路構(gòu)成。
    高頻升壓級是信號鏈中的第二個 CTLE 模塊。這減少了通道中的 ISI 量，進(jìn)而減少了 ADC 輸入所需的動態(tài)范圍。高頻升壓級之所以這樣做，是因為在 ADC 輸入之前去除了一些 ISI。
    在 ADC 輸入處執(zhí)行均衡還有另一個優(yōu)點。ADC 引入的相對于 ISI 的量化噪聲有所降低。這意味著接收器 DSP 中的高頻噪聲增強較小，因為在 ADC 之前執(zhí)行了一些均衡。
    接下來是可變增益放大器（VGA）；DSP 在啟動時設(shè)置其值，并在鏈路處于活動狀態(tài)時保持該值。VGA 增加高頻升壓級輸出端的信號輸入電壓。它這樣做的方式是始終占據(jù) ADC 的整個動態(tài)范圍。
    在 VGA 之后，還有 DC 偏移消除器。上面討論的 CTLE 模塊是模擬電路，所有這些電路都具有自然缺陷，會產(chǎn)生直流偏移。DC 偏移消除器允許使用 ADC 的中心范圍，以便最大化 ADC 的動態(tài)范圍。
    最后，還有基線漂移消除器。原因是 SoC 或網(wǎng)絡(luò)系統(tǒng)設(shè)計者可能要求在發(fā)送器和接收器之間包含 DC 模塊。在 DC 阻斷的情況下，需要在 ADC 輸入處恢復(fù) DC 值，基線漂移消除器可以執(zhí)行此操作。
    因此，當(dāng)所有這些功能結(jié)合在一起時，所需 ADC 位的數(shù)量最多可顯著減少 3 位。如果應(yīng)用所有這些功能，最終結(jié)果是使用 5 位 ADC 獲得與使用 8 位 ADC 相同的總體系統(tǒng)鏈路性能。
    為什么這些位很重要？
    為什么我們要消除這些位？為了解釋原因，我們以閃存 3 位 ADC 為例，如圖2所示。ADC 采用多個比較器，全部由單個時鐘驅(qū)動。輸入信號與所有比較器進(jìn)行比較。如圖所示，有 2 b  1 個比較器，其中 b 是位數(shù)。在此 3 位 ADC 中，有七個比較器（2 3 1 為 7）。
       圖 2：閃存 3 位 ADC（Rambus）
    閃存 ADC 速度快且穩(wěn)定性好，可實現(xiàn)高度可接受的接收器性能；然而，它們可能具有高輸入電容，參考發(fā)生器可能很復(fù)雜，并且需要設(shè)計與系統(tǒng)數(shù)字部分的高速接口。
    為了將位數(shù)增加一位，ADC 中比較器的數(shù)量需要加倍。結(jié)果，ADC 的大部分面積增加了一倍。同樣，比較器的數(shù)量增加，從而增加了功率。此外，解碼器需要具有兩倍的狀態(tài)并且也會增長。因此，當(dāng)分辨率增加一倍時，會產(chǎn)生級聯(lián)效應(yīng)，使面積、功率和輸入電容加倍。
    這也意味著 ADC 更難驅(qū)動，需要 CTLE 提供更大的驅(qū)動強度。此外，必須添加兩倍的參考電壓，以使參考電壓發(fā)生器增加。增加 ADC 輸出的位數(shù)會一直影響整個 DSP，從而需要數(shù)據(jù)路徑中更多的位數(shù)，從而增加數(shù)字邏輯的面積和功耗。
    由于 ADC 的輸出數(shù)據(jù)，數(shù)字?jǐn)?shù)據(jù)管道變得更寬。對于添加的每一位，都必須在 DSP 中添加另一位以接收來自 ADC 的信號。簡而言之，分辨率每增加一位，設(shè)計的尺寸就會加倍，也稱為分辨率的幾何增長，對于閃存 ADC 來說尤其如此。
    減少閃存 ADC 面積和功耗的技術(shù)
    公平地對待閃存 ADC，已經(jīng)引入了減少其面積和功耗的設(shè)計技術(shù)。兩種常見的技術(shù)稱為折疊和插值。折疊技術(shù)允許我們在 ADC 的動態(tài)范圍內(nèi)重復(fù)使用一組比較器兩次，而不是用一組比較器來確定所有級別。該技術(shù)減少了比較器的數(shù)量并節(jié)省了面積和功耗。
    在插值的情況下，取相鄰比較器之間的平均值，以減少前置放大器的數(shù)量。插值的主要優(yōu)點是減少 ADC 的輸入電容。
    另一種技術(shù)是執(zhí)行可變分辨率，其中關(guān)閉未使用的比較器。例如，如果輸入信號處于非常低的電壓，則可以禁用高電平比較器以節(jié)省電力。然而，所有這些用于減少面積和功率的技術(shù)都有其缺點。設(shè)計難度、時間和風(fēng)險隨著分辨率的增加而增加。
    擴(kuò)展模擬信號    閃存 ADC 消耗的面積和功耗非常重要，而且由于設(shè)計中采用的方式，必須顯著減少它們。原因是 112 Gbps LR SerDes PHY 鏈路每秒需要 56 個千兆樣本。由于處理技術(shù)速度的限制，無法使用單通道ADC。不過，這個問題有一個解決方案。圖 3顯示了一類稱為時間交錯的ADC ，它采用多個通道。此類 ADC 有許多并行的閃存 ADC，而不是只有一個。這里的想法是在模擬信號被數(shù)字化之前及時拉伸它。

    112-Gbps LR SerDes PHY 利用 CTLE 和時間交錯閃存 ADC 來降低 ADC 分辨率
    圖 3：稱為時間交錯的一類 ADC 采用多個通道。（Rambus）
    這些M 個ADC 以Fs的采樣率（即采樣率除以M ）并行運行。舉例來說，如果我們每秒有 4 個 56 GB 樣本，則我們將擁有 7 GHz 乘以 8。因此，我們每秒總共有 56 個千兆樣本。112 Gbps 收發(fā)器中不是有一個 ADC，而是有許多并行的閃存 ADC。與單個閃存 ADC 本身相比，這些時間交錯 ADC 的優(yōu)點是并行速度快M倍。
    這種 ADC 技術(shù)提供了所需的速度。然而，所有 ADC 通道都需要匹配。如果它們的偏移不匹配，則 ADC 的輸出會產(chǎn)生模式噪聲。這些是音調(diào)，這是一種降低性能的損害。這些音調(diào)需要通過校準(zhǔn)來消除。
    此外，還包括采樣時間錯誤。這是 ADC 應(yīng)該采樣的時間與實際采樣的時間之間的誤差。這可以通過數(shù)字檢測 ADC 輸出處的采樣時間誤差并微調(diào) ADC 輸入處的采樣時鐘來進(jìn)行校準(zhǔn)。
    如果交錯通道的增益不匹配，也會出現(xiàn)增益不匹配。當(dāng)不同的M 個通道循環(huán)通過時，每個通道都會經(jīng)歷增益模式重復(fù)。這進(jìn)一步降低了 ADC 性能。當(dāng)然，數(shù)字校準(zhǔn)電路可以檢測這種不匹配，并通過調(diào)整 ADC 參考來糾正它。此外，還有其他標(biāo)準(zhǔn) ADC 損傷，包括抖動、熱噪聲和諧波失真。
    當(dāng)然，并行放置的閃存ADC越多，陣列就越復(fù)雜，設(shè)計和驗證也就越困難。然而，最重要的是，它最好最大限度地減少交錯閃存 ADC 的數(shù)量。另外，并行使用盡可能小的 ADC 至關(guān)重要。
    結(jié)論
    頂級 112 Gbps LR SerDes PHY 要求最大限度地減少 ADC 位數(shù)，從而通過減少比較器的數(shù)量和最大限度地減少 DSP 中攜帶的位數(shù)，為您的整個系統(tǒng)提供最小的面積和功耗。在此設(shè)計工程中，CTLE 的價值會發(fā)揮作用，降低所需的 ADC 分辨率。
    所有這些 CTLE 電路都有助于減少面積和功耗。通過提高動態(tài)范圍，CTLE 電路在保持性能的同時減少了面積和功耗。112 Gbps 下采用的 ADC 類別極大地受益于交錯更小的、更低功耗的 ADC 通道。經(jīng)驗法則是使用正確的通道大小和數(shù)量，同時保持所需的范圍和誤碼性能。