我們討論的模型描繪了一個理想的 MOSFET，并且由于早期 MOS 晶體管的溝道尺寸較長，因此對于早期 MOS 晶體管來說相當準確。然而，后續(xù)研究和晶體管的持續(xù)小型化都揭示了晶體管行為中的一系列非理想性。本文將介紹這些非理想性的基礎知識以及它們如何影響模擬集成電路中的晶體管性能。
　　寄生電容
　　由于 MOSFET 的物理實現(xiàn)，在端子結之間形成了以下寄生電容：
　　C GS：柵極-源極電容。
　　C GD：柵極-漏極電容。
　　C GB：柵極至體電容。
　　C SB：源至體電容。
　　C DB：漏極至體電容。

　　在設計包含 MOSFET 的模擬 IC 時，這些電容對電路帶寬影響很大。圖 1 顯示了它們的位置。

　　標有寄生電容的 NMOS 晶體管結構。
　　圖 1.具有寄生電容的 MOSFET 結構。
　　電容值根據(jù)工作區(qū)域而變化，我們將在接下來的章節(jié)中討論。
　　柵極-源極電容和柵極-漏極電容
　　雖然圖 1 中沒有顯示，但在晶體管制造過程中，源極和漏極會略微延伸到柵極下方。在柵極與源極或漏極重疊的區(qū)域，會形成一個電容器，柵極氧化物 (SiO 2 ) 是它們之間的電介質。此重疊的長度稱為L diff。
　　由氧化物電容 ( C ox )形成的柵極 - 源極 (或漏極) 電容的值可以按以下公式計算：
　　$$C_{GS}~=~C'_{ox}~\times~W~\times~L_{diff}$$等式 1.
　　在哪里：
　　C' ox等于 \(\frac{\epsilon_{ox}}{t_{ox}}\)ε ox是二氧化硅的介電常數(shù)
　　t ox是柵極氧化層的厚度（圖1所示的高度）。
　　這個簡單的柵極-源極（或漏極）電容公式僅在源極和漏極彼此分離時才有效，當晶體管處于截止或飽和狀態(tài)時（因為通道會夾斷）才有效。在線性區(qū)域中，源極和漏極通道實際上被電阻通道“短路”，因此我們只需要關注柵極和通道之間的氧化物電容。
　　由于該器件是對稱的，因此在線性區(qū)域中，我們可以假設源極和漏極將各自占據(jù)氧化物電容值的一半。柵極 - 源極和柵極 - 漏極值可以計算如下：
　　$$C_{GS}~=~C_{GD}~=~\frac{1}{2}~\times~W~\times~L~\times~C'_{ox}$$等式 2.
　　柵極至體電容
　　C GD的值實際上由兩個獨立電容器的并聯(lián)組合而成：
　　氧化電容，位于柵極和襯底之間。
　　耗盡電容器，形成于耗盡層（溝道和襯底之間的區(qū)域）與襯底之間。
　　氧化物電容值可利用以下公式計算：
　　$$C_{ox}~=~C'_{ox}~\times~W~\times~L$$
　　等式 3.
　　以及耗盡電容，使用這個：
　　$$C_{dep}~=~CGBO~\times~W~\times~L$$
　　等式 4.
　　其中CGBO是依賴于晶體管物理特性的柵極體重疊電容項。
　　氧化物和耗盡電容器彼此并聯(lián) - 當兩者都存在時，它們相加。在截止區(qū)，由于柵極和主體之間沒有通道，C GB 的值是公式 3 和公式 4 的總和。一旦存在通道，C ox就會與主體斷開，就像我們之前討論的柵極到源極/漏極電容一樣。因此， C GD的值等于C dep，可以使用公式 4 找到。
　　源極至體電容和漏極至體電容
　　推導C SB和C DB的值需要大量的器件物理知識。這些值由結電容 ( C J ) 決定。C J的值由耗盡區(qū)寬度決定，而耗盡區(qū)寬度又取決于 MOSFET 內的摻雜濃度。
　　我們需要從中得出的結論是，C SB和C DB將保持在源極或漏極和主體之間的連接處恒定，因為端子的尺寸在操作區(qū)域之間不會改變。
　　電容值匯總
　　表 1 總結了 MOSFET 按工作區(qū)域的寄生電容值。
　　表 1.寄生電容值。
　　電容隔斷線性 (Linear)飽和
　　C GS和C GD
　　\（C'_{ox}~\times~W~\times~L_{diff}\）
　　\（ \frac{1}{2}~\times~W~\times~L~\times~C'_{ox}\）\（C'_{ox}~\times~W~\times~L_{diff}\）國標
　　\（C_{ox}~+~C_{dep}\）
　　\（C_ {dep} \）\（C_ {dep} \）
　　C SB和C DB
　　\（C_{J}\）
　　\（C_{J}\）\（C_{J}\）
　　身體效應
　　我們之前討論了晶體管的體極和源極端子通常連接到相同的電位，但沒有解釋為什么會這樣。為了理解原因，讓我們更深入地了解一下當V GS的值從 0 增加到大于閾值電壓 ( V th ) 時物理晶體管的情況。
　　隨著V GS從零緩慢增加，硅中的正空穴被推離柵極，留下帶負電的離子。這會產生耗盡層- 不存在電荷載流子的區(qū)域。隨著V GS繼續(xù)增加，柵極電荷開始慢慢增長到大于耗盡層的電荷，因此源極和漏極之間可以形成電子通道。

　　假設體電壓變得比源極更負（V SB > 0）?，F(xiàn)在更多的空穴被吸引到體端，導致在通道附近形成更大的耗盡區(qū)。這意味著閾值電壓增加，因為現(xiàn)在需要更大的柵極電壓來克服耗盡區(qū)的電荷并形成通道。當V SB < 0 時，情況相反：在通道附近形成較小的耗盡區(qū)，并且V th相應地下降。

　　體效應如圖2所示。
　　MOSFET 中體效應的一個例子。
　　圖 2. I D與V GS隨V SB變化的關系（淺藍色： V SB = 0 V；綠色： V SB = –0.5 V；紅色： V SB = 0.5 V）。
　　關于體效應的閾值電壓可以計算如下：
　　$$V_{th}~=~V_{th0}~+~\gamma \sqrt{2 \Phi_{F}~+~V_{SB}}~-~\sqrt{2| \Phi_{F}|}$$等式 5.
　　在哪里：
　　V th0是標稱閾值電壓
　　Φ F是硅的費米勢。
　　體效應對模擬設計有很大的影響——將晶體管堆疊在一起是很常見的，這會導致體效應以非平凡的方式改變閾值電壓。
　　通道長度調制
　　理論上，飽和狀態(tài)下的晶體管應充當具有無限輸出電阻的完美電流源。實際上，當溝道夾斷時，V DS仍會對漏極電流產生影響，因此晶體管的輸出電阻很大但有限。這是由于一種稱為溝道長度調制的現(xiàn)象，其中隨著飽和區(qū)漏極電壓的增加，溝道長度開始逐漸減小。
　　為了適應溝道長度調制，我們將飽和狀態(tài)下的漏極電流方程調整為：
　　$$I_{D}~=~\mu C_{ox} \frac{W}{L}( V_{GS}~-~V_{th})^{2} ( 1~+~ \lambda V_{DS} )$$等式 6.
　　通道長度調制系數(shù)λ 計算如下：
　　$$\frac{\Delta L}{L} V_{DS}~=~\lambda$$
　　等式 7.
　　由此，我們可以計算出飽和狀態(tài)下的輸出電阻（ROUT）為：
　　$$R_{OUT}~=~\frac{1}{ \mu \lambda C_{ox} \frac{W}{L} ( V_{GS}~-~V_{th})^{2} }$$等式 8.
　　亞閾值傳導
　　之前，我們定義了三個晶體管工作區(qū)域：截止、線性和飽和。實際上，還有第四個：亞閾值區(qū)域，這在超低功耗模擬 IC 設計中非常流行。
　　形成該區(qū)域的原因是，晶體管不會在V GS低于V th時準確關閉。相反，擴散電流在源極和漏極之間形成一個小通道。當V GS < V th時，該擴散電流不可忽略，并且與V GS呈指數(shù)相關。由此產生的亞閾值區(qū)域的I - V曲線計算如下：
　　$$I_{D}~=~I_{S}e^{(\frac{V_{GS}}{ \xi V_{T}})}$$等式 9.
　　在哪里：
　　I S是晶體管的特定電流，與 \frac{W}{L}\) 成正比。
　　ξ 是非理想因子（在硅中 > 1）
　　V T是熱電壓，等于\（\frac{k\text{T}}{q}\）。
　　遷移率下降和速度飽和
　　晶體管內的漂移電流由內部電場決定，隨著晶體管尺寸的縮小，其電場迅速增加。事實證明，對于短溝道晶體管，晶體管內可以實現(xiàn)的少數(shù)載流子速度有一個值。這被稱為飽和速度。
　　這限制了某些器件相對于V GS和V DS 的電流增加，因為它們的驅動電流終會達到值。此外，隨著電場的不斷增加，這些載流子的遷移率會降低，導致在這些非常高的電壓下驅動電流會降低。這種短溝道效應是現(xiàn)代晶體管行為的眾多方面之一，無法通過我們在上一篇文章中研究的平方律方程來預測。
　　漏極誘導勢壘降低 (DIBL)
　　當V DS變得足夠大時，漏極開始吸引負電荷到柵極下方的表面，幫助柵極形成通道。因此，有效閾值電壓會降低，形成V th與V DS成反比的關系。這被稱為漏極感應勢壘降低，簡稱 DIBL。