工業(yè)用串行/解串器（SerDes）可降低高帶寬數(shù)據(jù)接口總線寬度。使用一個(gè)串行器就可以把數(shù)據(jù)從一個(gè)寬并行數(shù)據(jù)流轉(zhuǎn)換為少字節(jié)甚至單通道低壓差分信號(hào)（LVDS），有效降低了設(shè)計(jì)成本，提高了線纜選擇的靈活性。在到達(dá)傳輸目的地后，借助一個(gè)解串器，即可將數(shù)據(jù)恢復(fù)成并行數(shù)據(jù)流。串行器和解串器的應(yīng)用范圍廣泛多樣，本文介紹了數(shù)個(gè)應(yīng)用實(shí)例，以及該器件的優(yōu)點(diǎn)和存在的問題。
　　早期的SerDes產(chǎn)品，如圖1所示的Channel Link I器件，通過使用一個(gè)單獨(dú)的時(shí)鐘線把并行數(shù)據(jù)總線（寬度達(dá)48位）串行到多通道LVDS總線上。在此之前，通常是利用寬帶狀線纜的數(shù)據(jù)總線實(shí)現(xiàn)從點(diǎn)A到點(diǎn)B的數(shù)據(jù)傳輸。雖然此方案比以前好很多，但仍存在一些問題，比如，會(huì)出現(xiàn)對(duì)間延時(shí)差，電磁干擾（EMI）和線纜長(zhǎng)度有限等諸多問題。對(duì)間延時(shí)差會(huì)限制線纜的可用長(zhǎng)度，或?qū)е卤黄仁褂玫褪д婢€纜，這都會(huì)大幅提升成本。直到近，這種解決方案還是甚至是的。

　　圖1：早期SerDes產(chǎn)品
　　如今新的SerDes已解決了許多上一代SerDes所面臨的問題。新的解決方案通過把數(shù)據(jù)和時(shí)鐘串行到一個(gè)單差分對(duì)來消除線纜延時(shí)，讓設(shè)計(jì)師有更多的線纜選擇。新一代SerDes允許選用低成本線纜，比如雙絞線（UTP）或同軸線纜，從而無需選擇昂貴的低失真線纜。另一個(gè)重要改進(jìn)是減少了電磁干擾的相關(guān)問題。當(dāng)然，比起單端總線，采用LVDS信令已從內(nèi)部改善了電磁干擾情況。但很多新的SerDes都采用了諸如擴(kuò)頻時(shí)鐘發(fā)生器（SSCG）、數(shù)據(jù)加擾以及數(shù)據(jù)編碼過程中的隨機(jī)化等嵌入式電磁干擾抑制技術(shù)，來衰減離散頻率/諧波。
　　由于SerDes在傳輸介質(zhì)中無法充分均衡輸入數(shù)據(jù)以補(bǔ)償寄生損耗，線纜的覆蓋范圍受到了限制。嘗試將線纜覆蓋范圍擴(kuò)大到超過限制，通常會(huì)導(dǎo)致眼圖關(guān)閉，這將意味著數(shù)據(jù)不可恢復(fù)。對(duì)高速傳輸線理論了解甚少的實(shí)用主義者，會(huì)爭(zhēng)論說一條線纜不過是一個(gè)低通濾波器。但新一代的SerDes可以去加重、用電纜均衡補(bǔ)償高頻損失并放大接收信號(hào)，從而延長(zhǎng)線纜的使用長(zhǎng)度。按照此方案，在時(shí)序圖上眼圖就是“睜開”的，這樣數(shù)據(jù)的字節(jié)錯(cuò)誤即便不能消除也可以減少一些。
　　如圖2a所示，美國(guó)國(guó)家半導(dǎo)體新一代的Channel Link II SerDes，在串行器DS92LV2421的發(fā)送階段即有去加重功能；而在解串器DS92LV2422的接收階段則有電纜均衡功能。框圖下所示（圖2b）的是當(dāng)運(yùn)行數(shù)據(jù)率為1.8Gbps，在信號(hào)路徑上的三個(gè)測(cè)試點(diǎn)的模擬信號(hào)。左側(cè)圖片所示的是在去加重關(guān)閉的情況下，TP1處的波形，此時(shí)設(shè)定為-3.3dB。為了補(bǔ)償預(yù)計(jì)在傳輸介質(zhì)上會(huì)出現(xiàn)的高頻損耗，在發(fā)送端進(jìn)行了去加重補(bǔ)償。在Channel Link II器件中，去加重和EQ都由寄存器控制，有8個(gè)設(shè)定值。如TP3處的數(shù)據(jù)所示，使用去加重和EQ可產(chǎn)生顯著的效果。在VOD=840mV（在TP1處的差分輸出電壓）時(shí)，無去加重或EQ信號(hào)，在TP3的幅度是290mV，抖動(dòng)是403pS。而當(dāng)信號(hào)DE=-3.3dB，EQ=3.3dB時(shí)，幅度是825mV，抖動(dòng)是142pS。

　　圖2a：國(guó)半SerDes Channel Link II框圖
　

　　圖2b：Channel Link II信號(hào)鏈路上三個(gè)測(cè)試點(diǎn)的模擬信號(hào)
　　圖3是數(shù)據(jù)從TP1到TP3的示波器截圖，使用的是10米的CAT-6 STP線纜，運(yùn)行數(shù)據(jù)負(fù)載為1.8Gbps。測(cè)試數(shù)據(jù)點(diǎn)位于解串器的輸入端，不附加EQ。可以看到均衡器在接收數(shù)據(jù)時(shí)變化明顯，當(dāng)EQ設(shè)定為0dB，眼圖完全封閉；而當(dāng)EQ是6dB時(shí)，眼圖完全打開。時(shí)鐘和數(shù)據(jù)恢復(fù)（CDR）電路是恢復(fù)數(shù)據(jù)的關(guān)鍵，在解串器內(nèi)CDR電路緊隨EQ階段后。CDR電路的設(shè)計(jì)目的在于恢復(fù)數(shù)據(jù)，避免字節(jié)錯(cuò)誤，其眼圖呈50%或0.5UI（典型）閉合態(tài)。

　　圖3：數(shù)據(jù)從TP1到TP3的示波器截圖
　　Channel Link III器件DS92LX1621和DS92LX1622是SerDes的產(chǎn)品，解決了以往的所有問題。圖4顯示的串行器可以直接連接到16位LVCMOS并行總線攝像頭，該攝像頭可在單向交流耦合CML通道上串行數(shù)據(jù)。其中，攝像頭的時(shí)鐘和雙向I2C控制線也可編碼到串行數(shù)據(jù)中。串行數(shù)據(jù)、時(shí)鐘和I2C總線通過帶有分立時(shí)鐘的16位并行總線實(shí)現(xiàn)解串，經(jīng)I2C接口到幀接收器或FPGA的接收端。解串器無需額外的外部時(shí)鐘，這既降低了成本，也降低了設(shè)計(jì)難度。此外，解串器與串行器自動(dòng)同步功能使其實(shí)現(xiàn)了真正的“即插即鎖”功能。

　　圖4：基于Channel Link III SerDes的應(yīng)用實(shí)例一
　　圖5所示的是工業(yè)用SerDes的一個(gè)更簡(jiǎn)單靈活的應(yīng)用，用于實(shí)現(xiàn)顯示器與圖像或視頻處理器的遠(yuǎn)距離溝通。本例中，視頻處理器包含21位的并行總線和顯示器，顯示器是一個(gè)由I2C控制的觸摸屏，裝在15米外。與上面的例子相同，數(shù)據(jù)、時(shí)鐘和I2C總線都被串行到數(shù)據(jù)負(fù)載為1.05Gbps（21×50MHz）的單差分對(duì)，具有很大的設(shè)計(jì)靈活性。在低成本媒介、遠(yuǎn)距離或點(diǎn)對(duì)點(diǎn)的數(shù)據(jù)傳輸?shù)榷喾N應(yīng)用中，均可以使用這種SerDes。

　　圖5：基于Channel Link III SerDes的應(yīng)用實(shí)例二
　　工業(yè)用SerDes不僅應(yīng)用廣泛，還具有高度的靈活性。在圖4和圖5中，串行和解串前后的數(shù)據(jù)格式是一樣的。使用該SerDes轉(zhuǎn)化數(shù)據(jù)格式時(shí)，僅靠解串器即可完成數(shù)據(jù)格式的轉(zhuǎn)化。圖6顯示了DS92LV2421的工作流程，通過分立合成器、時(shí)鐘和控制信號(hào)接收24bit RGB數(shù)據(jù)，而后把數(shù)據(jù)串行到一個(gè)差分對(duì)上。其線纜接收端的數(shù)據(jù)即被DS92LV0422解串到4路LVDS通道和一路時(shí)鐘信道上。

　　圖6：DS92LV2421/ DS92LV2422的工作流程圖
　　本文討論的SerDes器件不局限于文中所列的視頻應(yīng)用，具有廣泛的用途。SerDes可以簡(jiǎn)化產(chǎn)品架構(gòu)，降低成本，有效提高設(shè)計(jì)的靈活性。此外，SerDes系列具有內(nèi)置自測(cè)試（BIST）功能，可以實(shí)現(xiàn)高速串行鏈接測(cè)試，非常有助于系統(tǒng)調(diào)試和生產(chǎn)測(cè)試。由于使用了擴(kuò)頻時(shí)鐘發(fā)生器，可以進(jìn)一步減少電磁干擾。在I2C控制下，擴(kuò)頻時(shí)鐘發(fā)生器可以為具體應(yīng)用選擇合適的時(shí)鐘擴(kuò)頻（+/-0.5%，+/-1%或+/-2%）。