隨著電子技術(shù)特別是數(shù)字集成電路技術(shù)的迅猛發(fā)展，市面上出現(xiàn)了FPGA、CPLD等大規(guī)模數(shù)字集成電路，并且其工作速度和產(chǎn)品質(zhì)量不斷提高。利用大規(guī)模數(shù)字集成電路實現(xiàn)常規(guī)的單穩(wěn)態(tài)集成電路所實現(xiàn)的功能，容易滿足寬度、和溫度穩(wěn)定性方面的要求，而且實現(xiàn)起來容易得多。下面，筆者就如何在大規(guī)模數(shù)字集成電路中將輸入的窄脈沖信號展寬成具有一定寬度和的寬脈沖信號做一詳細介紹。
　　單穩(wěn)態(tài)脈沖展寬電路
　　在眾多的CPLD器件中，LatTIce公司在GAL基礎(chǔ)上利用isp技術(shù)開發(fā)出了一系列ispLSI在線可編程邏輯器件（以下簡稱isp 器件），其原理和特點在許多雜志上早有報道，而且國內(nèi)已有相當多的電路設(shè)計人員非常熟悉。Lattice公司的isp器件給筆者印象深的是其工作的可靠性比較高。圖1即是一種將輸入的窄脈沖信號展寬成具有一定寬度和的寬脈沖信號的電路原理圖。

　　這樣，如果輸入的窄脈沖在時鐘脈沖的前半周期內(nèi)到達，則由D6、D7、D8組成的脈寬控制電路先開始計數(shù)；如果輸入的窄脈沖在時鐘脈沖的后半周期內(nèi)到達，則由D2、D3、D4組成的脈寬控制電路先開始計數(shù)。由于上下兩個脈寬控制電路的時間計數(shù)值是相同的，故先計數(shù)則先結(jié)束，后計數(shù)則后結(jié)束。兩者之差為半個時鐘周期值。展寬脈沖信號的寬度，始于輸入窄脈沖的前沿，而止于兩個脈寬控制電路中早結(jié)束定時計數(shù)的那個計數(shù)器的進位脈沖所產(chǎn)生的“清零”脈沖信號。因此，不管輸入窄脈沖信號的前沿與時鐘脈沖的相對時間關(guān)系如何，其輸出展寬脈沖的寬度為脈寬控制電路的時間計數(shù)值與輸入窄脈沖的前沿加上時鐘脈沖的前沿或后沿之差。盡管脈寬控制計數(shù)電路的時鐘脈沖周期沒有改變，但由于輸入窄脈沖的前沿與控制計數(shù)電路時鐘脈沖上升沿的時差只有半個時鐘脈沖周期（注意：時鐘脈沖信號的占空比為1:1），故展寬脈沖信號的寬度誤差小于＂+＂或“-”半個時鐘脈沖周期。圖4是圖3所示電路的時序仿真波形圖。
　　在CPLD器件中，可以將輸入的窄脈沖展寬；當然，亦可以將輸入的寬脈沖變窄；或使其具有象54HC123單穩(wěn)態(tài)觸發(fā)器那樣的延時和可重觸發(fā)功能。用CPLD器件可以實現(xiàn)常用單穩(wěn)態(tài)電路的功能；用FPGA器件，同樣可以實現(xiàn)上述功能。采用何種器件何種方法，主要看電路設(shè)計的技術(shù)指標，設(shè)計者所具有的設(shè)計環(huán)境和周圍電路中所使用器件的類型。總之，隨著大規(guī)模集成電路產(chǎn)品性能的不斷提高、體積的不斷減小和成本的不斷降低，基于CPLD器件設(shè)計的單穩(wěn)態(tài)電路的性能將大大提高，這種單穩(wěn)態(tài)電路的應用亦將越來越廣泛。