CMOS成像器圖像信號所使用的ADC,通常是與光電傳感器陣列設(shè)計在同一芯片上的。與任何用途的同類電路一樣，其主要的參數(shù)要求就是轉(zhuǎn)換和采樣速率。因為轉(zhuǎn)換誤差大于±1的位及其以下的位都被視為無效，所以轉(zhuǎn)換表現(xiàn)為轉(zhuǎn)換數(shù)據(jù)的字長。字長較長的數(shù)據(jù)可以轉(zhuǎn)換更大動態(tài)范圍的圖像信號，但是高位數(shù)ADC的采樣速率比較低，以至不能適應成像器的要求。況且在圖像模擬信號本身的信噪比不高的情況下，也沒有必要使用特別高位數(shù)的ADC.在高分辨率、高刷新率和高速的連續(xù)運動攝像要求的情況下，12位字長的圖像數(shù)據(jù)被認為是可以接受的；而在高質(zhì)量靜止圖像應用中，可以用到達16位字長的數(shù)據(jù)。與成像器芯片的圖像分辨率、刷新率以及芯片上ADC的數(shù)量相配合，同時考慮到CMOS制造工藝可能達到的速度，ADC的采樣速率通常采用20~150MSPS（Mega-Sample per second）。

　　模擬電壓信號Vin經(jīng)過理想ADC（圖A）的變換，產(chǎn)生一個n位二進制數(shù)列：Xn-1 Xn-2 Xn-3 ……X0,并且：Vin ≈ Vref×（Xn-1×1/2 + Xn-2×1/4 + Xn-3×1/8 ……X0×1/2n），其中n為此二進制數(shù)列的字長位（bit）數(shù)；Xn為各位的值，取值0或者1;Xn-1為位MSB,X0為位LSB;以及Vref為ADC中比較器的參考電壓。

　　變換速率快的模數(shù)轉(zhuǎn)換方案就是直接變換ADC,也被稱為Flash ADC,如圖B所示。它是由一個線性階梯電阻網(wǎng)絡(luò)和連接在每個梯階上的一個比較器，以及編碼邏輯構(gòu)成的。階梯電阻網(wǎng)絡(luò)和比較器實現(xiàn)模擬電壓的線性量化，而量化的分辨率就是相鄰梯階的電壓差。這種結(jié)構(gòu)的ADC在輸入采樣保持的信號電壓后"立即"輸出變換的二進制數(shù)據(jù)，只需要延遲時間而不需要轉(zhuǎn)換節(jié)拍。但是對于n位轉(zhuǎn)換數(shù)據(jù)，需要一個2n個梯階的電阻網(wǎng)絡(luò)和與階梯數(shù)相數(shù)量的比較器電路。即使一個8位的ADC也需要一個256階梯的電阻網(wǎng)絡(luò)和256個比較器，這不但使電路非常復雜而極大地增加了芯片版圖面積，且增加了所需的功耗。

　　逐次逼近型（Successive Approximation）ADC可以減小電路和版圖的尺寸，如果每"次"只比較1位數(shù)據(jù)，電路只需要一個比較器，但是需要n個節(jié)拍才能完成n位數(shù)據(jù)的轉(zhuǎn)換。譬如一個12位的ADC,需要花費12個節(jié)拍才能完成一個數(shù)據(jù)的轉(zhuǎn)換，這樣的速度難以滿足圖像轉(zhuǎn)換的要求。一些電路方案，如帶多位直接變換的逐次逼近ADC或流水線ADC,可以幫助在轉(zhuǎn)換速率和電路尺寸之間取得折衷，以滿足CMOS成像器芯片上圖像ADC的要求。

圖：CMOS成像器圖像信號ADC.

　　圖C所示意的電路結(jié)構(gòu)就是可能的折中方案之一。這是一種高速的逐次逼近型ADC,用一個直接變換ADC來取代1位的比較器。這個結(jié)構(gòu)與任何類似的逐次逼近型ADC一樣，包括逐次逼近寄存器SAR,用來寄存每逼近的中間結(jié)果數(shù)據(jù)；DAC用于把SAR寄存的中間結(jié)果數(shù)據(jù)值轉(zhuǎn)換成模擬電壓；和輸入電壓與逼近電壓進行模擬減法運算的功能。其中直接變換ADC也包括一個電阻階梯網(wǎng)絡(luò)（Resister Ladder），但是它通過多路模擬開關(guān)MUX提供給比較器以不同的階梯參考電壓值系列。

　　這里以一個逼近次數(shù)m=4,每次直接變換3位的12位變換方案，來說明電路的工作過程。其中的3位直接變換ADC包含有8個比較器，其比較的電阻階梯網(wǎng)絡(luò)是可變的。當次逼近m=1時，直接輸入經(jīng)采樣保持的Vin電壓，這次的參考電壓階梯為1/8 Vref,產(chǎn)生次逼近數(shù)值A(chǔ)1[11:9].

　　第二次逼近m=2時，比較輸入電壓為Vin與經(jīng)DAC轉(zhuǎn)換的次近似的模擬電壓Va1的差值Vin-Va1,其中：Va1 = Vref×（X11×1/2 + X10×1/4 + X9×1/8）。這時的參考電壓階梯值為1/64 Vref,產(chǎn)生第二次逼近數(shù)值A(chǔ)2[8:6],且與次逼近值在加法器上相加后得到A2[11:6].

　　第三次逼近m=3時，比較輸入電壓為Vin與經(jīng)DAC轉(zhuǎn)換的第二次近似的模擬電壓Va2的差值Vin-Va2,其中：Va2 = Vref×（X11×1/2 + X10×1/4 + X9×1/8 + X8×1/16 + X7×1/32 + X6×1/64）。這時的參考電壓階梯值為1 / 512 Vref,產(chǎn)生第三次逼近數(shù)值A(chǔ)3[5:3],且與第二次逼近值在加法器上相加后得到A3[11:3].

　　同樣在第四次逼近m=4時，比較輸入電壓為Vin與經(jīng)DAC轉(zhuǎn)換的第三次近似的模擬電壓Va3的差值Vin - Va3,其中：Va3 = Vref×（X11×1/2 + X10×1/4 + X9×1/8 + X8×1/16 + X7×1/32 + X6×1/64 + X5×1/128 + X4×1/256 + X3×1/512）。這時的參考電壓階梯值為1/4096 Vref,產(chǎn)生第三次逼近數(shù)值A(chǔ)4[2:0],且與第二次逼近值在加法器上相加后得到的輸出Dout[11:0],完成全部變換。

　　4個節(jié)拍的ADC變換與12個節(jié)拍的變換速度相比提高了3倍，各種折中方式可以在電路的速度和尺寸之間找到不同的平衡，以滿足CMOS成像器的各種不同的性能要求。這個例子和其他方案中的時序通常是用采樣保持時鐘頻率的整倍數(shù)實現(xiàn)的。因此在ADC中還需要一個鎖相環(huán)PLL子電路來實現(xiàn)時序邏輯。下一期話題討論CMOS成像器上的高速圖像數(shù)據(jù)傳輸。