JEDEC在1月為寬I/O移動DRAM發(fā)布的標(biāo)準(zhǔn)使用穿透硅通孔（TSV）在三維（3D）集成電路上連接DRAM和邏輯。憑借其512位寬的數(shù)據(jù)接口，在不增加功耗的前提下，JESD229寬I/O單倍數(shù)據(jù)速率（SDR）的帶寬是低功耗雙倍數(shù)據(jù)速率2（LPDDR2）規(guī)范的兩倍。

　　在同構(gòu)裸片間使用TSV連接的器件已經(jīng)上市。寬I/O以TSV方式連接異構(gòu)裸片的技術(shù)。

　　提供同構(gòu)TSV連接器件的公司有Xilinx（其Virtex-7 2000T現(xiàn)場可編程門陣列，使用TSV連接邏輯和邏輯）、三星（其32GB的寄存器式雙列直插內(nèi)存模塊（RDIMM）使用DRAM與DRAM的堆疊。有許多極具說服力的理由支持同構(gòu)TSV連接。賽靈思公司聲稱，其器件每瓦的裸片-裸片間連接帶寬提升了一百倍，而延遲只有五分之一；三星則宣稱降低了40%的功率。

　　甚至一款具有比我們今天能生產(chǎn)的器件所能擁有的胞元（cell）多一倍的器件也可利用TSV連接兩個同構(gòu)裸片。但當(dāng)一款器件具有比我們今天可以生產(chǎn)的器件更多不同種類的胞元時，會發(fā)生什么？

　　TSV技術(shù)的全部潛力與其能夠連接不同物理性質(zhì)的裸片息息相關(guān)。雖然有可能把邏輯、存儲器、射頻（RF）、模擬、電源和圖像傳感電路做到同一塊硅片上，但若希望以成本、實現(xiàn)性能，那是將它們分放在不同的裸片上。

　　與許多新技術(shù)一樣，TSV有一個高于它所取代技術(shù)的啟動成本，簡單地減少堆棧內(nèi)裸片的成本未必足以證明其物有所值。TSV技術(shù)的理想應(yīng)用，是那些能夠從其帶來的帶寬、延遲和功耗的顯著改善受益的應(yīng)用。

　　考慮下一代智能手機(jī)、平板電腦或小筆記本的邏輯裸片和DRAM間的接口。這些下一代器件將需要在邏輯和DRAM間具有約100Gbps的峰值帶寬，這是目前在此類產(chǎn)品中發(fā)現(xiàn)的芯片到芯片接口間的帶寬。許多邏輯制造工藝包括生成一定量嵌入式DRAM的能力。但采用專用DRAM工藝制成大量DRAM要便宜得多。

　　當(dāng)今的2Gb DDR3器件，每個都包含20億個晶體管，每片售價不到一美元，能輕松滿足用不同工藝制造邏輯硅晶和DRAM硅晶的經(jīng)濟(jì)性考量。因為存儲器延遲是系統(tǒng)級芯片（SoC）的關(guān)鍵性能指標(biāo)，所以，低延遲DRAM接口具有優(yōu)勢。在智能手機(jī)內(nèi)，重載下的DRAM可以消耗全部電能的25%:傳輸每比特所需功耗的每降低一點點，都可大大延長電池續(xù)航時間。

　　寬I/O標(biāo)準(zhǔn)通過顯著提高性能和降低功耗，充分利用了3D硅晶棧。通過采用低速低容抗連接，寬I/O傳輸每比特數(shù)據(jù)的功耗約為LPDDR2的一半。通過使用大量I/O陣列，寬I/O的帶寬達(dá)到了100Gbps,是雙通道LPDDR2連接的一倍。

　　那么，如何使用LPDDR2才可以達(dá)到100Gbps的存儲器帶寬呢？以具代表性的智能手機(jī)為例，電池占了手機(jī)質(zhì)量和體積的一半。假設(shè)DRAM使用了25%的有源電能。如果電池續(xù)航時間不變，其他條件也保持不變，若使LPDDR2 DRAM的帶寬翻一番達(dá)到100Gbps,那么電池體積需要增加25%.這后一款手機(jī)會比前一款厚12.5%,質(zhì)量也更重。而寬I/O將在與LPDDR2相同的功耗下，使帶寬加倍，且對手機(jī)的重量或體積沒有任何影響。

　　2011年12月，ST-Ericsson、CEA-LETI、意法半導(dǎo)體和Cadence宣布，他們將就--寬IO存儲器接口下一代（Wioming）項目--進(jìn)行合作，該項目旨在通過在邏輯和DRAM之間使用寬I/O連接來生產(chǎn)三硅晶堆棧。Cadence的角色是為芯片設(shè)計和堆棧建構(gòu)提供電子設(shè)計自動化工具以及開發(fā)該項目的存儲器控制器。

　　生產(chǎn)TSV,除所需的制造和封裝能力外，寬I/O生態(tài)系統(tǒng)還需要用于存儲器控制器和物理層（PHY）的高品質(zhì)的設(shè)計圖像處理器（IP）。由于DRAM是制約性能的主要因素，同時也是系統(tǒng)功耗大戶，Cadence利用其在低功率DRAM控制器方面的專長來開發(fā)寬I/O控制器。

　　測試是寬I/O生態(tài)系統(tǒng)的另一個關(guān)鍵領(lǐng)域。Cadence和IMEC發(fā)布了一款用于3D堆棧連接的自動化測試方法。雖然JESD229為寬I/O DRAM指定了邊界掃描，但沒有提及如何測試存儲器陣列本身。在典型的TSV堆棧建構(gòu)流程中，在晶圓減薄、TSV成形和堆疊過程中，DRAM必須遭受嚴(yán)酷的"折磨".即使從存儲器供應(yīng)商拿到的裸片是良好的，在堆疊后測試該DRAM也很有必要。Cadence的方法擴(kuò)展了業(yè)已與存儲器控制器整合在一起的存儲器內(nèi)置自我測試（BIST）引擎，它支持發(fā)現(xiàn)由TSV工藝導(dǎo)致的新類型DRAM錯誤。

圖2:每個封裝內(nèi)的低功耗DRAM帶寬。

圖3:Wioming 3D IC堆棧示意圖。