電路功能與優(yōu)勢(shì)

　　圖1所示電路是基于ADL5202寬動(dòng)態(tài)范圍、高速、數(shù)字控制可變?cè)鲆?a target="_blank">放大器（VGA）和14位、250 MSPS AD9643雙通道模數(shù)轉(zhuǎn)換器（ADC）的75 MHz寬帶接收機(jī)前端。

　　五階巴特沃茲抗混疊濾波器基于放大器和ADC的性能與接口要求而優(yōu)化。由濾波器網(wǎng)絡(luò)和其它阻性元件引起的總插入損耗約為2.3 dB.整體電路（集成帶通濾波器）擁有75 MHz的1 dB帶寬（145 MHz至220 MHz）和110 MHz的3 dB帶寬（120 MHz到230 MHz）。通帶平坦度為1 dB.

　　該電路專為處理以182.5 MHz（第二奈奎斯特頻率區(qū)域）為中心、采樣速率為245.76 MSPS的75 MHz帶寬IF信號(hào)而優(yōu)化。在75 MHz頻段內(nèi)采用182.5 MHz模擬輸入時(shí)，測(cè)得的信噪比（SNR）和無(wú)雜散動(dòng)態(tài)范圍（SFDR）分別為68.4 dBFS和80.7 dBc.

　　圖1. 四通道IF接收機(jī)前端的單通道（原理示意圖：未顯示所有連接和去耦）增益、損耗和信號(hào)電平10 MHz下測(cè)得值

　　電路描述

　　圖1所示電路接受單端輸入并使用寬帶寬（5 MHz至300 MHz）M/A-COM TC3-1T+ 1:3 （Z）變壓器將其轉(zhuǎn)換為差分輸入信號(hào)。ADL5202 6.0 GHz差分放大器具有150 Ω的差分輸入阻抗，并支持三種不同的增益設(shè)置：0 dB、10 dB和20 dB.

　　ADL5202是AD9643的理想驅(qū)動(dòng)器，通過(guò)帶通濾波器可在ADC中實(shí)現(xiàn)全差分架構(gòu)，提供良好的高頻共模抑制，同時(shí)將二階失真產(chǎn)物降至。ADL5202的可編程增益范圍為-11.5 dB至20 dB,步長(zhǎng)為0.5 dB.本電路中采用了三種增益設(shè)置來(lái)說(shuō)明ADL5202和AD9643的高性能。

　　濾波器網(wǎng)絡(luò)的插入損耗約為2.3 dB;給ADL5202編程來(lái)提供2.3 dB以上的正增益值時(shí)可使用放大器的增益來(lái)補(bǔ)償此損耗。增益還有助于將放大器的噪聲影響降至。

　　抗混疊濾波器是采用標(biāo)準(zhǔn)濾波器設(shè)計(jì)程序（本例中是來(lái)自Agilent的Advanced Design System [ADS]）設(shè)計(jì)的五階巴特沃茲帶通濾波器。選擇巴特沃茲濾波器是因?yàn)樗哂衅教鬼憫?yīng)。其它濾波器設(shè)計(jì)程序可從Nuhertz Technologies或Quite Universal Circuit Simulator （Qucs） Simulation獲得。

　　為了實(shí)現(xiàn)性能，ADL5202應(yīng)載入150 Ω的凈差分負(fù)載。1 μH電感為ADL5202的輸出級(jí)提供偏置，串聯(lián)電容則將濾波器及ADC與放大器輸出端的這種偏置電壓隔開。ADL5202的輸出端具有約145 Ω的阻抗負(fù)載，此阻抗來(lái)自濾波器輸入和輸出端的端接電阻，以及ADC電阻和ADC輸入端的串聯(lián)阻尼電阻。

　　20 Ω電阻與ADC輸入串聯(lián)，將內(nèi)部開關(guān)瞬變與濾波器和放大器隔離開。兩個(gè)162 Ω電阻與ADC并聯(lián)，用于降低ADC的輸入阻抗，使性能更具可預(yù)測(cè)性。

　　AD9643的差分輸入阻抗與2.2 pF并聯(lián)，約為3 kΩ。對(duì)于該類型的開關(guān)電容輸入ADC,實(shí)部和虛部與輸入頻率成函數(shù)關(guān)系。

　　五階巴特沃茲濾波器采用100 Ω的源阻抗、293 Ω的負(fù)載阻抗、75 MHz的1 dB帶寬以及110 MHz的3 dB帶寬設(shè)計(jì)而成。濾波器的終電路值如圖2所示。為濾波器無(wú)源元件選擇的值是接近程序生成值的標(biāo)準(zhǔn)值。ADC的內(nèi)部2.2 pF電容在濾波器設(shè)計(jì)中用作終分流電容的一部分。ADC輸入端的這種分流電容有助于減少ADC輸入采樣網(wǎng)絡(luò)的反沖電荷電流并優(yōu)化濾波器性能。

　　圖2. 五階差分巴特沃茲濾波器的終設(shè)計(jì)值，ZS= 100 Ω，ZL=293 Ω，fC=182.5 MHz

　　表1總結(jié)了系統(tǒng)的測(cè)量性能，其中3 dB帶寬為110 MHz.網(wǎng)絡(luò)的總插入損耗約為2.3 dB.

　　表1. 電路的測(cè)定性能

　　圖3所示為終濾波器電路的帶寬響應(yīng)，圖4和圖5所示為SNR和SFDR性能。

　　圖3. 通帶平坦度性能與模擬輸入頻率的關(guān)系

　　圖4. SFDR性能與模擬輸入頻率的關(guān)系（0 dB增益、10 dB增益和20 dB增益）

　　圖5. SNR性能與模擬輸入頻率的關(guān)系（0 dB增益、10 dB增益和20 dB增益）

　　濾波器和接口設(shè)計(jì)程序

　　本節(jié)介紹放大器/ADC與濾波器接口設(shè)計(jì)的常用方法。為實(shí)現(xiàn)性能（帶寬、SNR和SFDR），放大器和ADC應(yīng)對(duì)一般電路形成一定設(shè)計(jì)限制，例如：

　　●放大器必須參考數(shù)據(jù)手冊(cè)推薦的正確直流負(fù)載，以獲得性能。

　　●必須在放大器和電源之間使用直流偏置電感，以便正確地偏置放大器輸出。

　　●ADC的輸入阻抗必須通過(guò)外部并聯(lián)電阻降低，并且必須使用正確的串聯(lián)電阻將ADC與濾波器隔離開。此串聯(lián)電阻也會(huì)減少信號(hào)尖峰。

　　此設(shè)計(jì)方法傾向于利用大多數(shù)高速ADC相對(duì)較高的輸入阻抗和驅(qū)動(dòng)源相對(duì)較低的阻抗，將濾波器的插入損耗降至。

　　電路優(yōu)化技術(shù)和權(quán)衡

　　本接口電路內(nèi)的參數(shù)具有高互動(dòng)性；因此優(yōu)化電路的所有關(guān)鍵規(guī)格（帶寬、帶寬平坦度、SNR、SFDR和增益）幾乎不可能。不過(guò)，通過(guò)變更驅(qū)動(dòng)放大器輸出串聯(lián)電阻（用于低阻抗輸出）和/或與ADC輸入端串聯(lián)的電阻（在圖1所示電路中為20 Ω），可以地減少通常發(fā)生于帶寬響應(yīng)內(nèi)的信號(hào)尖峰。

　　選擇ADC輸入端的串聯(lián)電阻，以盡量減少任何殘余電荷注入（從ADC內(nèi)部采樣電容）造成的失真。增加此電阻也傾向減少帶內(nèi)的信號(hào)尖峰。

　　不過(guò)，增加ADC輸入串聯(lián)電阻也會(huì)增加信號(hào)衰減，因此放大器必須驅(qū)動(dòng)更大信號(hào)才能填充ADC的輸入范圍。

　　優(yōu)化通帶平坦度的另一方法是略微變更濾波器分流電容。

　　ADC輸入端接電阻（圖1所示電路中為364 Ω）通常應(yīng)該選擇為使凈ADC輸入阻抗介于200 Ω和400 Ω之間。使該電阻位于此范圍內(nèi)可減少ADC輸入電容的影響，并且可能穩(wěn)定濾波器設(shè)計(jì)；但是，這樣會(huì)增加電路的插入損耗。提高該值也會(huì)減少信號(hào)尖峰。

　　上述因素的權(quán)衡可能有些困難。本設(shè)計(jì)中，每個(gè)參數(shù)權(quán)重相等；因此所選值代表了所有設(shè)計(jì)特征的接口性能。某些設(shè)計(jì)中，根據(jù)系統(tǒng)要求，可能會(huì)選擇不同的值，以便優(yōu)化SFDR、SNR或輸入驅(qū)動(dòng)電平。

　　本設(shè)計(jì)的SFDR性能取決于兩個(gè)因素：放大器和ADC接口元件值，如圖1所示。表1和圖4所示的終SFDR性能數(shù)字是在優(yōu)化濾波器設(shè)計(jì)后獲得的，考慮了用于濾波器設(shè)計(jì)的板寄生電容和非理想元件。

　　該特定設(shè)計(jì)中可以權(quán)衡的另一因素是ADC滿量程范圍設(shè)置。對(duì)于采用本設(shè)計(jì)獲得的數(shù)據(jù)，滿量程ADC差分輸入電壓設(shè)置為1.75Vp-p,它可以優(yōu)化SFDR.將滿量程輸入范圍更改為2.0Vp-p可稍稍改善SNR,但SFDR性能會(huì)略微降低。沿相反方向?qū)M量程輸入范圍更改為1.5 V p-p可稍稍改善SFDR,但SNR性能會(huì)略微降低。

　　無(wú)源組件和PCB寄生效應(yīng)考慮

　　該電路或任何高速電路的性能都高度依賴于適當(dāng)?shù)挠∷㈦娐钒澹≒CB）布局，包括但不限于電源旁路、受控阻抗線路（如需要）、元件布局、信號(hào)布線以及電源層和接地層。有關(guān)高速ADC和放大器PCB布局的更多詳情，請(qǐng)參見(jiàn)指南MT-031和MT-101.

　　對(duì)于濾波器內(nèi)的無(wú)源元件，使用低寄生表面貼裝電容、電感和電阻。所選電感來(lái)自Coilcraft 0603CS系列。濾波器使用的表貼電容為5%、C0G、0402型，以確保穩(wěn)定性和。

　　有關(guān)系統(tǒng)的完整文檔，包括原理圖、物料清單及PCB布局，請(qǐng)參見(jiàn)CN-0242設(shè)計(jì)支持包。

　　常見(jiàn)變化

　　針對(duì)需要更少帶寬和更低功耗的應(yīng)用，可使用ADL5562差分放大器。ADL5562的帶寬為3.3 GHz.如需更低的功耗和帶寬，還可使用ADA4950-1.該器件的帶寬為1 GHz,僅使用10 mA的電流。

　　電路評(píng)估與測(cè)試

　　本電路使用修改的AD9643-250EBZ電路板和基于HSC-ADC-EVALCZ FPGA的數(shù)據(jù)采集板。這兩片板具有對(duì)接高速連接器，可以快速完成設(shè)置并評(píng)估電路性能。修改的AD9643-250EBZ板包括本電路筆記所述的評(píng)估電路，HSC-ADC-EVALCZ數(shù)據(jù)采集板與VisualAnalog評(píng)估軟件一起使用，此外還使用SPI控制器軟件來(lái)適當(dāng)控制ADC并采集數(shù)據(jù)。有關(guān)修改的AD9643-250EBZ板的原理圖、BOM和布局文件，請(qǐng)參見(jiàn)UG-293用戶指南。CN-0242設(shè)計(jì)支持包中的readme.txt文件說(shuō)明了對(duì)標(biāo)準(zhǔn)AD9643-250EBZ板做出的修改。應(yīng)用筆記AN-835詳細(xì)說(shuō)明了如何設(shè)置硬件和軟件，以運(yùn)行本電路筆記所述的測(cè)試。

　　本設(shè)計(jì)中的信號(hào)與0.1 μF電容進(jìn)行交流耦合，以阻擋放大器、其端接電阻和ADC輸入之間的共模電壓。