現(xiàn)今社會的快節(jié)奏生活，使人們很多事情都考慮到時間的節(jié)省上。因此數(shù)據(jù)的加載被人們鎖重視起來。就目前而言數(shù)據(jù)的加載的方式通常有兩種：一種是用專用Cable通過JTAG口進行數(shù)據(jù)加載，另一種是外掛與該FPGA廠商配套的PROM芯片。前者需要在PC機上運行專用的加載軟件，直接到FPGA片內(nèi)，所以掉電數(shù)據(jù)仍然會丟失，只適用于FPGA調(diào)試階段而不能應用于工業(yè)現(xiàn)場的數(shù)據(jù)加載。后者雖然可以解決數(shù)據(jù)丟失問題，但這種專用芯片成本較高，供貨周期也較長，一般都要大于2個月，使FPGA產(chǎn)品的開發(fā)時間受到很大約束?，F(xiàn)在產(chǎn)品的開發(fā)時間要求不斷減少，時間對產(chǎn)品來說就是生命。畢竟說不定今天我們開發(fā)出了新產(chǎn)品，而明天就有同類型的更好產(chǎn)品開發(fā)出來。產(chǎn)品的開發(fā)出來越早帶來的市場效益越大。

　　因此希望找到一種更簡便實用的FPGA芯片數(shù)據(jù)加載方法迫在眉睫。我們對FPGA芯片加載時序分析，提出了采用通過市面上常見的Flash ROM芯片替代專用PROM的方式，通過DSP的外部高速總線進行FPGA加載；既節(jié)約了系統(tǒng)成本，也能達到FPGA上電迅速加載的目的；特別適用于在FPGA調(diào)試后期，待固化程序的階段。下面以兩片Xilinx公司Virtex-4系列XC4VLX60芯片為例，詳細介紹采用TI公司的TMS320C61416 DSP控制FPGA芯片數(shù)據(jù)加載的軟硬件設計。希望能給依然困擾在數(shù)據(jù)加載的開發(fā)人員等帶來方便。

　　1 Xilinx FPGA配置原理

　　Virtex-4系列的FPGA芯片外部配置引腳MODE PIN（M0、M1、M2），有5種配置模式，如表1所列。

　　FPGA在Slave SelectMAP方式下，共用了表2所列的15個配置引腳。

　　1.1 配置流程

　　FPGA加載時序如圖1所示。各配置信號必須滿足其時序關系，否則配置工作無法正常完成。

　　圖1中，Slave SelelctMAP加載主要包括以下3個步驟：

　　①啟動和初始化

　　FPGA上電正常后，通過PROG_B引腳低脈沖進行FPGA異步復位，使得FPGA內(nèi)部邏輯清零。其次PROG_B上拉高，停止外部復位，INIT_B引腳會在TPOR時間段內(nèi)自動產(chǎn)生一個由低到高的跳變，指示FPGA內(nèi)部初始化完成，可以進行數(shù)據(jù)；同時FPGA在INIT_B的上升沿采樣其模式引腳MODE PIN，決定其模式配置。

　　②比特流加載

　　INIT_B信號變高后，不需要額外的等待時間，Virtex器件就可以立即開始數(shù)據(jù)的配置。比特流數(shù)據(jù)在外部CCLK信號上升沿按字節(jié)方式置入。該過程包括同步初始化字、器件ID號校驗、加載配置數(shù)據(jù)幀、CRC校驗4個部分。

　　③STARTUP啟動

　　在成功校驗CRC碼位后，比特流命令使得FPGA進入STARTUP狀態(tài)。它是由8相狀態(tài)機實現(xiàn)的。中間包括等待DCM鎖相、DCI匹配等幾個狀態(tài)，F(xiàn)PGA釋放外部DONE引腳，對外輸出高阻態(tài)，由外部上拉高，指示FPGA加載成功。

　　1.2 文件生成

　　ISE生成數(shù)據(jù)文件主要有3種：BIT文件，由二進制格式進行表征邏輯設計，包括文件頭和配置數(shù)據(jù)，主要用于JTAG電纜模式；MCS文件，為外部PROM燒寫生成的文件，ASCII碼，與前者不同的是它含有在PROM中的數(shù)據(jù)地址和校驗值；BIN文件格式，由二進制表示，完全由配置數(shù)據(jù)組成，不需要作其他的提取和進制轉(zhuǎn)換，只是配置前的Byte-Swapped是在CPLD中實現(xiàn)的。本設計采用的是BIN文件格式。

　　2 硬件實現(xiàn)

　　系統(tǒng)采用2片Xilinx Virtex-4系列的600萬門的FPGA XC4VLX60。主MCU是TI公司高性能定點處理器TMS320C6416，對外有2個EMIF總線接口，分別是64位寬EMIFA和16位寬EMIFB。EMIFB上掛有8位8MB的Flash和16位CPLD：Flash做2片F(xiàn)PGA的BIN文件保存，之前由仿真器燒寫；CPLD用于2片F(xiàn)PGA地址譯碼和DSP與FPGA配置部分的邏輯接口。整個數(shù)據(jù)流程是在DSP上電啟動后，Bootloader自行引導用戶程序運行。該程序負責由EMIFB總線搬移Flash空間中BIN文件，通過CPLD分別對2片F(xiàn)PGA進行配置加載。

　　3 軟件設計

　　軟件包括3部分：引導Bootloader代碼，加載FPGA用戶程序以及接口部分的CPLD Verilog代碼。

　　3.1 DSP Bootloader

　　本系統(tǒng)中目標板處于FPGA調(diào)試后期，需要固化其加載程序。整板上電后，要求脫離仿真器自行加載FPGA，因此這里采用DSP的EMIF BooT方式。它是由DSP上電復位后，以默認ROM時序通過EDMA自行搬移BCE1的ROM空間前1 KB內(nèi)容到片內(nèi)，在其0x0地址開始運行。

　　一般由C編寫的程序代碼長度都遠大于1 KB，如果只是純粹由DSP搬移Flash前1 KB空間，這樣便會丟失數(shù)據(jù)，程序無法正常運行。這里采用由匯編語言寫的一個兩次搬移的Bootloader程序，來引導較大的用戶程序。使用匯編語言是因為其代碼效率高，代碼長度短（本系統(tǒng)中只有256字節(jié)）。兩次搬移是因為次DSP自行搬移后的Bootloader會占用片內(nèi)的0x0地址前1 KB空間，與下一步的用戶程序0x0地址拷貝沖突（中斷向量表必須放在0x0地址，否則會丟失中斷跳轉(zhuǎn)的地址），且運行中的Bootloader不能覆蓋自身。所以把拷貝用戶程序的那部分代碼放在片內(nèi)較底端運行，騰出了用戶空間的0x0地址。整體拷貝結束后，Bootloader再跳轉(zhuǎn)到用戶程序入口地址c_int00運行。

　　3.2 用戶程序和CPLD程序

　　本系統(tǒng)中2片F(xiàn)PGA加載的原理一樣。為避免繁瑣，這里以1片F(xiàn)PGA_A為例來作介紹。

　　CPLD在系統(tǒng)中負責2項工作。

　?、儆成銬SP端Flash分頁寄存器：控制Flash的高3位地址線，分8頁，每頁1 MB空間。

　?、谟成銬SP端2片F(xiàn)PGA的加載寄存器：

　　a.配置寄存器FpgaA（B）_config_Reg[8：O]。負責配置數(shù)據(jù)和時鐘，高8位為Byte-Swapped前的數(shù)據(jù)位，輸出到配置引腳時進行字節(jié)交換，位為CCLK位。

　　b.控制寄存器FpgaA（B）_Prog_Reg[2：O]。負責外部控制引腳，分別為CS_B、RDWR_B和PROG_B。

　　c.狀態(tài)寄存器FpgaA（B）_State_Reg[2：0]。負責回讀配置中的握手信號，分別為BUSY、DONE和INIT_B。

　　由Bootloader引導的用戶程序由C語言開發(fā)，在CCS下調(diào)試通過。它主要實現(xiàn)Flash翻頁，把之前燒寫在Flash中的BIN文件，通過上述CPLD中3個加載寄存器對FPGA進行上電配置。具體流程如圖3所示。

　　當前FPGA配置時鐘CCLK是在用戶程序中通過DSP寫命令產(chǎn)生的，即寫FpgaA（B）_Config_Reg的CCLK位高低電平；同時8位配置數(shù)據(jù)也連續(xù)寫2次，由CPLD鎖存到FPGA總線上，便能充分保證圖1中該有效數(shù)據(jù)在CCLK上升沿上被鎖。

　　以下是CPLD中動態(tài)加載部分的Verilog代碼：

　　結 語

　　本文所提出的方法由于該系統(tǒng)中的DSP芯片TMS320C6416自帶PCI橋，因此該平臺設計有與主機通信的CPCI接口，支持32位的PCI總線帶寬，數(shù)據(jù)吞吐率能達到133 MB／s。所以，此平臺不僅可以實現(xiàn)上述提到的上電Flash自行加載FPGA的目的，還可在其配置完以后通過主機端對FPGA實現(xiàn)動態(tài)加載，充分滿足了軟件無線電中可重構化、實時靈活的指導思想。并且該系統(tǒng)已經(jīng)應用于公司的一款軟件無線電平臺。我們通過反復軟硬件調(diào)試，感覺非常不錯，現(xiàn)在已經(jīng)投放市場，市場放映良好，希望能給有加載數(shù)據(jù)方面困擾的人帶來幫助。

　　關于FPGA

　　FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

　　1PGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。

　　目前主流的FPGA仍是基于查找表技術的，已經(jīng)遠遠超出了先前版本的基本性能，并且整合了常用功能（如RAM、時鐘管理和DSP）的硬核（ASIC型）模塊。如圖1-1所示（注：圖1-1只是一個示意圖，實際上每一個系列的FPGA都有其相應的內(nèi)部結構），F(xiàn)PGA芯片主 要由6部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。

　　FPGA的基本特點：采用FPGA設計ASIC電路（專用集成電路），用戶不需要投片生產(chǎn)，就能得到合用的芯片；FPGA可做其它全定制或半定制ASIC電路的中試樣片；FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳；FPGA是ASIC電路中設計周期短、開發(fā)費用、風險的器件之一；FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的選擇之一。