電子設計創(chuàng)新企業(yè)Cadence設計系統(tǒng)公司（NASDAQ: CDNS）近日宣布，飛思卡爾半導體公司通過使用Cadence的“設計成功”預防、分析、實現(xiàn)和簽收解決方案成功實現(xiàn)了45納米網(wǎng)絡設計流片，該解決方案能夠幫助加快量產(chǎn)時間并提高可預見性。這一流程結合了業(yè)界的、基于模型的可制造性設計（DFM）預防、分析和簽收，包括Cadence Litho Physical Analyzer （LPA）、Cadence Chemical-Mechanical Polishing Predictor （CCP）、Cadence Litho Electrical Analyzer （LEA）、Cadence QRC Extraction和通過Cadence Encounter?數(shù)字實現(xiàn)系統(tǒng)（EDI System）實現(xiàn)的基于模型的路由優(yōu)化技術。與傳統(tǒng)的DFM解決方案相比，這一無縫的方法能夠顯著加快周轉時間（TAT），我們將其用于在特許半導體（Chartered Semiconductor Manufacturing）投片的設計中。

    Cadence已經(jīng)在多代的工藝技術中與TSMC合作，開發(fā)參考流程，提供低功耗設計能力和DFM方法學。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點，使用光刻物理分析和強化的統(tǒng)計靜態(tài)時序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支持Si2通用功率格式（CPF）有一年多的時間，而現(xiàn)在加入了新的功能，補充了全面綜合的Cadence低功耗解決方案，幫助提供快速而的低功耗設計。

    這次Cadence對TSMC參考流程9.0版追加的新功能包括一種透明的中間工藝節(jié)點(half-node)設計流程，支持TSMC的40納米工藝技術。這包括支持40納米布局與繞線規(guī)則、一個全面的可測試型(design-for-test) 設計流程、結合成品率考量的漏電功耗和時序的計算、增強的基于統(tǒng)計學的SI時序分析、層次化的lithographic physical分析、時序與漏電分析、層次化和并行的臨界域分析和優(yōu)化、基于CMP考量的RC抽取、clock buffer placement的優(yōu)化、 multi-mode multi-corner分析、以及層次化的dummy metal fill。

    Cadence對TSMC參考流程9.0版的支持為40納米工藝技術提供了DFM、功耗、布線與模擬功能。該硅相關型技術包括：

    1 用于物理實現(xiàn)的時序、LEF、Cap libraries和綜合的臨界區(qū)域分析，使用Cadence SoC Encounter? RTL-to-GDSII 系統(tǒng)，包含RTL Compiler與Encounter Timing System。

    2 TSMC 認可的布線可印刷性檢查(layout printability checking)，包括使用Cadence Litho Physical Analyzer其進行層次化的分析與熱點偵測，并使用Cadence Cadence Chip Optimizer自動修復。

    3 使用Cadence CMP Predictor用于電子熱點偵測，實現(xiàn)化學機械拋光(Chemical Mechanical Polishing)（厚度）預測。 

    4 層次化的CMP與層次化的dummy metal fill，使用SoC Encounter系統(tǒng)與DFM解決方案。

    5 使用Cadence QRC Extraction進行功能級有VCMP意識的區(qū)塊與芯片級RC提取。

    6 使用對應CPF的RTL-to-GDSII低功耗解決方案特別涵蓋macro modeling、I/O pad modeling, secondary power domains和層次化的流程進行IP復用。

    7 使用VoltageStorm? PE和DG Option進行IR、EM和功率分析。

    8 應用dynamic IR drop reduction進行multi-mode, multi-corner clock-tree synthesis。

    9 使用統(tǒng)計靜態(tài)時序分析進行thermal runaway分析與熱感知靜態(tài)時序分析。

    10 使用Encounter Test進行XOR壓縮與True Time At-Speed ATPG。

　　“對于使用先進工藝節(jié)點的高容量設計，我們相信它是實現(xiàn)芯片準確性分析和在光刻與化學機械拋光（CMP）等關鍵步驟中實現(xiàn)良品率的重要推動因素和差分因素，”飛思卡爾半導體公司DFM技術經(jīng)理Kyle Patterson表示，“通過融入Cadence的先進DFM技術，無論在物理實現(xiàn)還是電氣實現(xiàn)方面，我們都能夠準確地預測可制造性問題并防止其出現(xiàn)，與傳統(tǒng)DFM方法相比較，這一方法只需更少的時間。從根本上說，它使我們能夠加快上市時間和量產(chǎn)時間。”

　　通過與飛思卡爾等半導體公司的合作，Cadence開發(fā)了一套業(yè)界的DFM預防、分析和簽收的設計方法學，支持在設計端進行優(yōu)化，以減少可制造性風險。Cadence解決方案利用多核分布式處理的方法，能夠無縫滿足逐漸嚴苛的設計周期要求和45納米、32納米節(jié)點的數(shù)據(jù)庫容量擴大要求，經(jīng)過驗證該方法能夠提供近線性的可擴展性。另外，LEA是業(yè)界用于生產(chǎn)的電氣DFM （eDFM）解決方案，它被的半導體公司廣泛用于從90納米到40納米的工藝，并正在用于促進32納米和28納米變異意識（Variability-Aware）庫的開發(fā)。

　　“我們的共同愿景是在設計階段便準確地了解到模型可制造性影響并將其解決，” Chartered DFM服務部門經(jīng)理Kuang-Kuo “K.K.” Lin博士表示，“通過與Cadence合作開發(fā)面向分析與數(shù)字實現(xiàn)的硅片準確型DFM模型，我們已經(jīng)為飛思卡爾開發(fā)出了一套具有顯著優(yōu)勢的DFM流程，能夠加快設計周期的完成”

　　“45納米和32納米工藝的設計復雜性與緊縮的制造預算要求客戶、代工廠和EDA合作伙伴之間進行早期的三方合作，飛思卡爾在這一復雜設計上的成功證明了當三方密切合作時能夠實現(xiàn)多么好的成效，” Cadence設計系統(tǒng)公司數(shù)字實現(xiàn)解決方案部門總監(jiān)David Desharnais表示，“我們很高興看到我們經(jīng)芯片產(chǎn)品考驗的Encounter解決方案，使得飛思卡爾建立并確證了從單元庫開始的，端到端的基于DFM意識考量的產(chǎn)品設計流程，我們期待繼續(xù)深化合作，在未來實現(xiàn)更加先進的設計方法和實踐。”