那么，什么是結(jié)構(gòu)化ASIC呢？其思路就是預先在硅片上嵌入必要的功能電路模塊（邏輯功能 、時序產(chǎn)生、時鐘網(wǎng)絡(luò)、存儲器和I/O等），以一種結(jié)構(gòu)化的方法嵌入在一個基本平臺內(nèi)。對于一個給定組件，結(jié)構(gòu)化ASIC具有已定義邏輯、內(nèi)存、時鐘網(wǎng)絡(luò)和I/O資源等預加工的基本陣列，如圖1所示。設(shè)計師只需要對的金屬布線層進行個性化編程以完成設(shè)計，而不需要像ASIC設(shè)計那樣定義芯片所有掩模層，由此帶來的直接的影響就是掩模成本的大幅降低。隨著設(shè)計要求工藝線寬的減小，結(jié)構(gòu)化ASIC在掩模成本上的經(jīng)濟性將更加明顯。這種結(jié)構(gòu)化ASIC的硅片可以倉儲，等待定單。通過RTL或網(wǎng)表來輸入用戶的設(shè)計，將用戶的邏輯映射到邏輯單元和存儲器塊等模塊中，并生成終的產(chǎn)品。

    現(xiàn)在從事結(jié)構(gòu)化ASIC研究的公司已經(jīng)有很多，如 Altera、 ChipExpress、Lightspeed、AMI、Synplicity等，利用結(jié)構(gòu)化ASIC進行集成電路設(shè)計的流程基本相似。首先，盡可能利用FPGA進行原型設(shè)計；其次，一旦設(shè)計被驗證無誤，就可以轉(zhuǎn)換成結(jié)構(gòu)化ASIC進行批量生產(chǎn)。設(shè)計師利用FPGA-to-ASIC的轉(zhuǎn)換方法，可以地發(fā)揮FPGA技術(shù)和結(jié)構(gòu)化ASIC技術(shù)各自的優(yōu)點，實現(xiàn)FPGA到結(jié)構(gòu)化ASIC的無縫轉(zhuǎn)換。Altera公司的結(jié)構(gòu)化ASIC——HardCopy器件是一個典型的例子。Hardcopy系列自頂向下的設(shè)計流程如2所示。

    HardCopy器件的特征之一是可以利用與之能PIN對PIN兼容的FPGA在系統(tǒng)內(nèi)進行功能驗證。在使用Hardcopy器件進行電路設(shè)計時，設(shè)計師可以使用與用FPGA進行電路設(shè)計相同的軟件、相同的EDA工具、相同的IP核以及相同的驗證方法，實現(xiàn)了工業(yè)標準EDA工具環(huán)境的無縫集成。設(shè)計師可以用FPGA原型進行的功能測試，然后自動生成完成HardCopy設(shè)計所需要的所有文件?？梢韵葘PGA安裝在系統(tǒng)上進行調(diào)試，一旦產(chǎn)品成熟，就可以在同一個座子上用 HardCopy器件替代FPGA器件。這種方法給設(shè)計師提供了極大的柔性，產(chǎn)品的TTM也隨之顯著縮短。

    結(jié)構(gòu)化ASIC與其它的硬件設(shè)計平臺的比較

    目前在進行復雜的數(shù)字電路的設(shè)計時，有許多不同的硬件設(shè)計平臺可供設(shè)計師們來挑選，如標準單元專用集成電路（即ASIC）技術(shù)、現(xiàn)場可編程器件（FPGA）技術(shù)和結(jié)構(gòu)化ASIC技術(shù)等等。表一給出了FPGA、結(jié)構(gòu)化ASIC和標準單元ASIC在研制費用、性能和TTM等方面的比較。

    從表一可以看出，標準單元的SIC技術(shù)在電路的集成度、性能、功耗上具有極強的競爭力；如果能達到一定的量產(chǎn)，ASIC技術(shù)可提供的單片成本。然而，隨著工藝上幾何尺寸縮小的進步，標準單元ASIC技術(shù)風光不再，用標準單元ASIC技術(shù)進行集成電路設(shè)計的風險在成倍增長。電源電壓的下降、信號之間的互相耦合以及深 亞微米的布線效應(yīng)，都會在電路設(shè)計的過程中造成種種故障，查找、排除這些故障需要大量的時間；加上深亞微米電路設(shè)計時的時序收斂從原來的器件主導變成布線主導，都會使得標準單元ASIC的開發(fā)周期大大延長。如果設(shè)計中考慮稍有不周，生產(chǎn)出來的芯片存在缺陷或者電路雖能滿足原設(shè)計要求但不能滿足快速變化的市場需求，都有將會招致成本和時間的成倍增加。不過，對一些性能要求或功率要求非常嚴格的設(shè)計或者年需求量非常大甚至達到上百萬的產(chǎn)品來說，標準單元ASIC技術(shù)仍然是上佳的選擇。

    現(xiàn)在很多工程師選擇FPGA來完成他們的電路設(shè)計，這是因為FPGA可以很快地完成設(shè)計驗證，一旦設(shè)計通過驗證，可在幾秒或幾分鐘之內(nèi)擁有一塊實用的芯片，提供了短的TTM。同時，用來開發(fā)和調(diào)試FPGA設(shè)計的工具要比開發(fā)調(diào)試ASIC的工具便宜多得多。與別的硬件設(shè)計平臺相比，F(xiàn)PGA技術(shù)降低了研發(fā)階段的風險，NRE費用很低；設(shè)計師可以根據(jù)需要，隨時對設(shè)計進行修補或改進；而且不必向供應(yīng)商支付NRE費用。這是眾多的工程師青睞FPGA的重要原因。但另一方面，F(xiàn)PGA的單片成本較高，的FPGA單價超過了1000美元！ 因此，對一些年需求量不超過5K到10K片批量的產(chǎn)品來說，成本相當昂貴。除了成本之外，與可比工藝制造的標準單元ASIC電路相比，F(xiàn)PGA消耗了更多的能量，提供了更少的容量，速度較慢，易受軟故障和盜版的困擾。

    結(jié)構(gòu)化ASIC技術(shù)介于FPGA技術(shù)和基于標準單元的ASIC技術(shù)之間，也稱為模塊化或結(jié)構(gòu)化陣列。一方面，由于設(shè)計師只需要對的金屬布線層進行個性化編程以完成設(shè)計，大幅降低了掩膜成本；另一方面，由于可借助FPGA進行原型設(shè)計，大幅降低了NRE成本。這使得結(jié)構(gòu)化ASIC可以少于標準單元ASIC一半的時間和 30% 的NRE 來研制新品。與標準單元ASIC相比, 結(jié)構(gòu)化ASIC在完成個芯片時它更加安全，不需面對工藝或者別的相關(guān)的問題。與相對應(yīng)的FPGA相比，結(jié)構(gòu)化ASIC的單片成本要低70%還要多。與標準單元ASIC方案相比，結(jié)構(gòu)化ASIC的柔性要好，單片成本要低。結(jié)構(gòu)化ASIC基本上是一個IP，可以用于DATAPATH和少量的邏輯。結(jié)構(gòu)化ASIC在大部分設(shè)計已知、只需設(shè)計一部分電路或者需要優(yōu)化TTM vs.價格的應(yīng)用場合有較明顯的優(yōu)勢。簡而言之，結(jié)構(gòu)化ASIC為中等批量的產(chǎn)品提供了成本的方案。

    當然，目前結(jié)構(gòu)化ASIC技術(shù)也面臨一些問題。譬如，與標準單元ASIC相比，結(jié)構(gòu)化ASIC的單個門的面積要大些，系統(tǒng)的延時也要長些，效率低些；與FPGA相比，結(jié)構(gòu)化ASIC的TTM要大；另外，由于結(jié)構(gòu)化ASIC的不同結(jié)構(gòu)，應(yīng)該定制一些EDA工具，以便為結(jié)構(gòu)化ASIC提供更快更好的服務(wù)。

    結(jié)構(gòu)化ASIC技術(shù)的應(yīng)用

    與標準單元ASIC和FPGA等技術(shù)一樣，結(jié)構(gòu)化ASIC的應(yīng)用面也非常寬，如SOC、DSP、日常應(yīng)用等。

    一般來說，片上系統(tǒng)（SOC）應(yīng)用包含了有標準系統(tǒng)總線結(jié)構(gòu)的嵌入式微處理器、支持通訊/控制IP、高速存儲器接口和一些專門為特定用途設(shè)計的用戶邏輯。圖3為使用ARM處理器的SOC應(yīng)用。

    典型的結(jié)構(gòu)化ASIC器件提供了支持寬標準范圍內(nèi)的掩膜可編程I/O單元，可涵蓋SOC應(yīng)用中的I/O。例如，AMI半導體公司的 XPressArray-II結(jié)構(gòu)化ASIC產(chǎn)品支持所有的東西，從高速DDR接口的SSTL 到特別設(shè)計的支持PCI-X 2.0接口的I/O單元。同時，結(jié)構(gòu)化ASIC結(jié)構(gòu)支持軟綜合的IP，來實現(xiàn)嵌入式微處理器和應(yīng)用中所需要的相應(yīng)的控制和通訊IP。結(jié)構(gòu)化ASIC的這種柔性性質(zhì)支持不同的SOC應(yīng)用使用相同的結(jié)構(gòu)面向不同的市場。由于采用了非常高速的嵌入式塊RAM，即使是要求高速緩沖存儲器的高端應(yīng)用，也可通過使用標準的結(jié)構(gòu)化ASIC的基本結(jié)構(gòu)來支持。

    在DSP以及一般性的應(yīng)用中，同樣可以運用結(jié)構(gòu)化ASIC技術(shù)。結(jié)構(gòu)化ASIC技術(shù)可以很好地適用在許多橋接和布線器功能。在此類應(yīng)用中，能勝任GB數(shù)據(jù)速率的高速I/O 單元非常關(guān)鍵。

    由結(jié)構(gòu)化ASIC技術(shù)支持的其它通訊協(xié)議包括：266 MHz和533 MHz的、133 MHz的PCI-X 1.0 、USB 1.1 和2.0 控制器、10/100/1000 Ethernet MACs和CAN控制器等等。由于擁有在一個大范圍內(nèi)支持多個通訊協(xié)議的能力，結(jié)構(gòu)化ASIC可以勝任許多的通訊應(yīng)用。

    結(jié)論

    結(jié)合了FPGA和標準單元ASIC的長處的結(jié)構(gòu)化ASIC技術(shù)，目前已開始成為集成電路設(shè)計的主要技術(shù)之一，對此業(yè)內(nèi)人士應(yīng)該予以一定的關(guān)注。