sRIO一直以來都是用于嵌入式器件中的低延遲、高可靠性互連。目前的器件可提供超過所需sRIO規(guī)范子集的改進一包括可選sRIO擴展規(guī)范以及專有功能集。本刊將于七、八、九月連載三篇系列技術(shù)文章，深入討論sRIO技術(shù)。其中，篇文章將詳細分析標準sRIO功能在基帶中的應(yīng)用，為下一步繼續(xù)討論如何利用預(yù)處理能力改善交換器和數(shù)據(jù)通道作鋪墊。第二篇文章將進一步討論第二代和第三代器件如何提供更多的專有特性，以進一步增強3G+基帶的性能和功能。第三篇文章將主要探討如何改進第二代和第三代sRIO器件，以提高3G+基帶處理能力的方法。

　　SRIO（Serial RapidIO）是一種基于高性能包交換的互連技術(shù)，主要功能是完成在一個系統(tǒng)內(nèi)的微處理器、DSP、通信和網(wǎng)絡(luò)處理器、系統(tǒng)存儲器以及外設(shè)之間高速的傳輸數(shù)據(jù)。它成功解決了處理器集成芯片之間和線路板之間的互連問題。如果合理運用SRIO技術(shù)，可以構(gòu)成信號處理網(wǎng)絡(luò)，增強整機系統(tǒng)的處理能力和靈活性。

　　sRIO憑借元器件中的低延遲、高可靠性互連。現(xiàn)在，這些器件繼續(xù)進化，出現(xiàn)了第二代和第三代交換器和端點器件。目前已被廣泛應(yīng)用，可提供超過所需sRIO規(guī)范子集的功能--包括可選sRIO擴展規(guī)范以及專有功能集。

　　sRIO概述

　　sRIO使基于交換器的對等網(wǎng)絡(luò)標準化（見圖1）。事實上，交換器本身的基本要求和功能根據(jù)規(guī)范都是標準的?；趕RIO的交換器可實現(xiàn)的延遲和吞吐量，以及靈活的網(wǎng)絡(luò)拓撲結(jié)構(gòu)。這些交換器可以按照先進電信計算架構(gòu)（ATCA）或微型電信計算架構(gòu)（microTCA）等標準提供靈活的模塊化背板支持。ATCA（Advanced Telecom Computing Architecture）標準即先進的電信計算平臺，它脫胎于在電信、航天、工業(yè)控制、醫(yī)療器械、智能交通、軍事裝備等領(lǐng)域應(yīng)用廣泛的新一代主流工業(yè)計算技術(shù)——CompactPCI標準。是為下一代融合通信及數(shù)據(jù)網(wǎng)絡(luò)應(yīng)用提供的一個高性價比的，基于模塊化結(jié)構(gòu)的、兼容的、并可擴展的硬件構(gòu)架。正是為滿足這些需求而專門設(shè)計，更大的板卡尺寸和有效的散熱使系統(tǒng)支持更高的運算能力；多種高性能交換互連技術(shù)帶來高數(shù)據(jù)帶寬并實現(xiàn)控制與數(shù)據(jù)流量的分離；運營級的一個特點是下一代電信網(wǎng)所要求的5個9的高可靠性，而ATCA平臺的模塊化和可擴展性提供了直接的升級通道，方便了業(yè)務(wù)擴展。這也就不難理解，為什么ATCA作為PICMG標準被公布以來，僅經(jīng)過了不到三年的時間，就已經(jīng)從標準的認識階段轉(zhuǎn)變成被多數(shù)主流廠商所接受的階段。

　　該sRIO標準通過采用多點傳送事件控制符，實現(xiàn)所有器件的同步，特別是端點。主機產(chǎn)生控制符，而交換器需要通過交換器本身，以的延遲將這些控制符轉(zhuǎn)發(fā)到其輸出端口上的目的地。這種能力在基帶幀同步過程中保持所有元件的同步非常有用。 所有基于sRIO的器件均可限度地提供接收器控制的流量控制。這保證了器件能夠以硬件物理層的輸入端口解決流量擁塞問題，而不會丟失數(shù)據(jù)包。

　　規(guī)范中的另一個標準是門鈴包。這些包在sRIO系統(tǒng)中扮演端點中斷的角色。在基帶中，數(shù)字信號處理（DSP）使用這些中斷來表示一個完整的IQ數(shù)據(jù)塊已經(jīng)收到，處理也將開始。

　　基帶中的應(yīng)用

　　與ATCA標準相比，sRIO標準既可以實現(xiàn)模塊化而且還有助于硬件的可擴展性。利用該靈活性的優(yōu)勢，原始設(shè)備制造商（OEM）能夠節(jié)省成本，并支持多種無線標準。已經(jīng)出現(xiàn)的理想架構(gòu)是集合到單個交換主板上的四個或更多數(shù)字信號處理器的多個基帶卡（見圖2）。

　　多家供應(yīng)商現(xiàn)已開始提供具有sRIO互連的旗艦DSP產(chǎn)品。這些DSP利用多個高性能的直接存儲器（Direct Memory Access，DMA）存取引擎，將數(shù)據(jù)從內(nèi)部存儲器傳輸?shù)絪RIO端口，能限度擴大端口吞吐量。而且大多數(shù)器件都分配了多個器件ID，這有助于它們成為"單點傳送ID"的目標，或者在多個DSP配置了相同"多點傳送ID"的情況下，成為多點傳送的接收者之一。此外，一些DSP可提供能夠接收任何目標ID包的混雜模式。這種靈活性對于支持特定DSP的控制流量和上行數(shù)據(jù)非常重要，該數(shù)據(jù)往往是多點傳送到多樣性DSP的。這種混雜模式在要求有復(fù)雜數(shù)據(jù)通道的系統(tǒng)中也非常有用，因為它能緩和路由限制。 除了DSP陣列之外，F(xiàn)PGA通常還可提供基帶協(xié)處理功能，以實現(xiàn)高度平行的信號處理。

　　FPGA提供一定程度的物理層控制來形成系統(tǒng)流量，這樣有助于在實現(xiàn)內(nèi)嵌時優(yōu)化系統(tǒng)性能。這對確保接收處理器或預(yù)處理器合適的包間距（Inter-Packet Gap，IPG）計時至關(guān)重要。在基帶中采用FPGA器件能進一步減少端點間的流量，確保流量間隔的一致性，而不會發(fā)生流量突發(fā)的情況。提供一致的IPG能夠使流量更好的運行，有助于處理端點，避免輸入緩沖器溢出和導(dǎo)致重新發(fā)包。FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及個模塊之間或模塊與I/O間的連接方式，并終決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并終決定了FPGA所能實現(xiàn)的功能， FPGA允許無限次的編程。

　　基帶卡上至少可以執(zhí)行一個主處理器，進行系統(tǒng)運行和維護，并提供控制信息。為滿足基礎(chǔ)設(shè)施的可用性需求，雙主機可以由具備所有合適仲裁功能的sRIO進行定義。

　　為了滿足上行系統(tǒng)中的幀延遲要求，或者作為一個全局存儲器，都需要執(zhí)行支持sRIO持續(xù)高吞吐量速率的大型緩沖器。為了支持給定平臺上的多個標準，這個可選緩沖器元件也許會做成模塊化。許多OEM廠商已經(jīng)開始認識到對這種分立式緩沖器的需求。

　　系統(tǒng)設(shè)計師必須意識到，利用端點存儲器（如DSP存儲器）作為中央存儲空間的方法可能導(dǎo)致端點的端口擁塞。如果擁塞嚴重的話，終將影響端點的真正價值。而將存儲器需求卸載到一個獨立的器件可以緩解這個瓶頸問題。

　　結(jié)語

　　隨著sRIO標準越來越多的在無線電信基礎(chǔ)設(shè)施等應(yīng)用中采用，完全理解標準以及各種設(shè)計考慮因素對系統(tǒng)設(shè)計師來說變得越來越重要。這在設(shè)計高端3G+應(yīng)用的時候尤其有用。