在軟件開發(fā)領(lǐng)域，關(guān)鍵但也是無法預(yù)料的階段是調(diào)試階段。在軟件調(diào)試的過程中有很多要素都舉足輕重，而其中重要的則是時間。設(shè)置和調(diào)試軟件所需的時間對于軟件的上市時間以及是否滿足客戶期望都有著巨大的影響，同時還影響著一個在市場取得成功的產(chǎn)品的銷售業(yè)績。一個應(yīng)用的集成必須經(jīng)過一個由構(gòu)建、加載、調(diào)試/調(diào)諧到更改等多個階段構(gòu)成的過程，如圖1 所示。

　　　　　　　　　　　　　　　　圖1：集成和調(diào)試周期。我們的目的是要將這一周期的次數(shù)以及在每個部分花費

　　嵌入式實時系統(tǒng)（Real-time operating system,RTOS）的正確性不僅依耐系統(tǒng)計算的邏輯結(jié)果，還依賴于產(chǎn)生這個結(jié)果的時間。實時系統(tǒng)能夠在指定或者確定的時間內(nèi)完成系統(tǒng)功能和外部或內(nèi)部、同步或異步時間做出響應(yīng)的系統(tǒng)。因此實時系統(tǒng)應(yīng)該在事先先定義的時間范圍內(nèi)識別和處理離散事件的能力；系統(tǒng)能夠處理和儲存控制系統(tǒng)所需要的大量數(shù)據(jù)。

　　要了解系統(tǒng)有一個傳統(tǒng)也是簡單的方法，即在軟件中的某些點添加消息，以便輸出有關(guān)系統(tǒng)狀態(tài)的信息。這些消息可以是輸出到顯示器的"打印"指令，也可以通過LED 或者LED 組閃爍的形式來系統(tǒng)狀態(tài)和健康度。每個功能或任務(wù)都可以通過輸出一個狀態(tài)信息來開始指示是系統(tǒng)將之安排到程序中的某個點。如果系統(tǒng)在某個點出現(xiàn)故障，對于這一輸出信息的診斷就可以幫助工程師了解到系統(tǒng)正常狀態(tài)點的所在，從而確認問題所在。當然，這種方式會導致系統(tǒng)過載，進而影響系統(tǒng)性能。因此，工程師必須在測試完系統(tǒng)后清除這些數(shù)據(jù)并在銷售之前對系統(tǒng)重新驗證，或者將系統(tǒng)和系統(tǒng)中測得的代碼一起銷售。他們必須確保所工程師可以利用更先進的調(diào)試方法來減少集成和測試階段的時間。其中一個方法就是利用"調(diào)試監(jiān)視器（debug monitor）".調(diào)試監(jiān)視器是一種嵌入到目標應(yīng)用或集成到微控制器或DSP 內(nèi)核的相對較小的代碼，通過一個串行接口和主機進行通信。調(diào)試監(jiān)視器可以代碼、讀寫DSP 存儲器和計數(shù)器、設(shè)置簡單和復(fù)雜的斷點、單步執(zhí)行程序并繪制源代碼概圖。

　　另一種名為ROM 仿真器（ROM emulator）的調(diào)試監(jiān)視器則常被用于帶有基于ROM的軟件程序的系統(tǒng)中。ROM 仿真器是一個用來代替目標系統(tǒng)ROM 設(shè)備的插件。這一插件和主機相連（通過串行、并行、以太網(wǎng)等連接方式），讓工程師可以縮短調(diào)試過程的周期時間。工程師不需要在每次軟件迭代時都通過ROM 編程程序?qū)OM 設(shè)備進行重新編程，而是可以將這個代碼到ROM 仿真器的快速RAM 上。

　　ROM所存數(shù)據(jù)，一般是裝入整機前事先寫好的，整機工作過程中只能讀出，而不像隨機存儲器那樣能快速地、方便地加以改寫。ROM所存數(shù)據(jù)穩(wěn)定 ,斷電后所存數(shù)據(jù)也不會改變；其結(jié)構(gòu)較簡單，讀出較方便，因而常用于存儲各種固定程序和數(shù)據(jù)。除少數(shù)品種的只讀存儲器（如字符發(fā)生器）可以通用之外，不同用戶所需只讀存儲器的內(nèi)容不同。為便于使 用和大批 量 生產(chǎn) ,進一步發(fā)展了可編程只讀存儲器（PROM）、可擦可編程序只讀存儲器（EPROM）和電可擦可編程只讀存儲器（EEPROM）。例如早期的個人電腦如Apple II或IBM PC XT/AT的開機程序（操作系統(tǒng)）或是其他各種微電腦系統(tǒng)中的韌體（Firmware）。

　　接著，系統(tǒng)就會以代碼脫離ROM 設(shè)備運行的狀態(tài)運行。

　　調(diào)試監(jiān)視器和ROM 監(jiān)視器對嵌入式系統(tǒng)調(diào)試階段無疑能帶來很大的益處，但是，隨著嵌入式處理器變得越來越快，而且系統(tǒng)不斷轉(zhuǎn)向單片系統(tǒng)方案，處理器的透明度就形成了更大的挑戰(zhàn)，要求更加的調(diào)試方案。

　　集成和調(diào)試復(fù)雜的數(shù)碼系統(tǒng)也需要簡短而復(fù)雜的調(diào)試工具，如邏輯分析儀等。系統(tǒng)集成商可以通過邏輯分析儀來捕捉數(shù)字信號，并以位、字節(jié)和文字格式顯示出來，還能分析以下設(shè)備的活動：

　　數(shù)字計數(shù)器

　　復(fù)雜狀態(tài)機

　　緩沖器和FIFO

　　系統(tǒng)總線

　　另外，邏輯分析儀還可以分析FPGA、ASIC 和標準單元執(zhí)行等其它片上系統(tǒng)功能。它不需要太大的學習曲線，但要求較高的初始投資（取決于對于它的能力的要求以及需要什么樣的時鐘率）。系統(tǒng)集成商可以在邏輯分析儀中采取觸發(fā)機制，來將數(shù)據(jù)捕捉到大型緩沖器中。這種數(shù)據(jù)可以是預(yù)觸發(fā)數(shù)據(jù)或后觸發(fā)數(shù)據(jù)，也可以是二者的結(jié)合體。數(shù)據(jù)軌道可以被保存并打印出來，數(shù)據(jù)也可以通過各種不同方式進行過濾。

　　應(yīng)用邏輯分析儀的一個主要缺點在于，它雖然可以用來進行軟件調(diào)試，本身卻是復(fù)雜的硬件調(diào)試工具。對邏輯分析儀的運用是否成功，取決于系統(tǒng)集成商對于硬件的了解程度，因為這一工具是基于硬件調(diào)試的，而且需要通過復(fù)雜的設(shè)置和配置才能獲得正確的信息以進行調(diào)試。

　　邏輯分析儀的另一個缺點，則是信號的可見性。邏輯分析儀需要連接到DSP 設(shè)備的管腳上，才能深入了解系統(tǒng)，而這會受到DSP 管腳的類型的限制。隨著DSP設(shè)備被越來越多地集成到片上系統(tǒng)中，設(shè)備內(nèi)部的運行情況的可視性也不斷減弱。

　　日益降低的可視性

　　1988 年，由于設(shè)計時間壓力的增大，而且嵌入式設(shè)備上有了用于片上仿真的新空間，嵌入式系統(tǒng)行業(yè)經(jīng)歷了一場從傳統(tǒng)的在線仿真到掃描式仿真的變革。目前業(yè)界普遍認為掃描式仿真（即JTAG）要好于更古老而且更昂貴的"在線仿真"（即ICE 技術(shù)）。

　　DSP 在調(diào)試上的問題

　　數(shù)字信號處理（Digital Signal Processing,簡稱DSP）是一門涉及許多學科而又廣泛應(yīng)用于許多領(lǐng)域的新興學科。20世紀60年代以來，隨著計算機和信息技術(shù)的飛速發(fā)展，數(shù)字信號處理技術(shù)應(yīng)運而生并得到迅速的發(fā)展。數(shù)字信號處理是一種通過使用數(shù)學技巧執(zhí)行轉(zhuǎn)換或提取信息，來處理現(xiàn)實信號的方法，這些信號由數(shù)字序列表示。在過去的二十多年時間里，數(shù)字信號處理已經(jīng)在通信等領(lǐng)域得到極為廣泛的應(yīng)用。德州儀器、Freescale等半導體廠商在這一領(lǐng)域擁有很強的實力。它不僅具有可編程性，而且其實時運行速度可達每秒數(shù)以千萬條復(fù)雜指令程序，遠遠超過通用微處理器，是數(shù)字化電子世界中日益重要的電腦芯片。它的強大數(shù)據(jù)處理能力和高運行速度，是值得稱道的兩大特色。

　　有數(shù)個源自業(yè)界的因素在不斷改變著DSP 系統(tǒng)的開發(fā)：

　　系統(tǒng)級集成；由于應(yīng)用復(fù)雜性的增加和片上系統(tǒng)面積的縮小，系統(tǒng)元件的可視性也降低了。（圖2）嵌入式系統(tǒng)總線會帶來測量上的難題，而系統(tǒng)總線過寬則會導致系統(tǒng)帶寬問題。在這些情況下要控制程序是很難的。

　　　　　　　　　　　　　　　圖2：系統(tǒng)級集成導致系統(tǒng)可視性降低
　　為了保持可視性，DSP 廠商采取了多項措施：
　　片上測量( On-chip instrumentation)：由于系統(tǒng)集成度越來越高，工程師無法了解到設(shè)備的工作情況（圖3）。工程師于是把總線監(jiān)視邏輯分析儀功能加到片上邏輯中，比如，通過觸發(fā)邏輯來他們想要了解的事件、整理線索并導出邏輯，以便可以瀏覽事件，并使DSP 內(nèi)核上每個管腳輸出的帶寬都化。調(diào)試控制則是通過1 個仿真器來進行的，可以進行信息抽取。

　　　　　　　　　　　圖3 日益降低的可視性要求先進的片上調(diào)試邏輯
　　片外數(shù)據(jù)采集：一旦數(shù)據(jù)被從DSP 內(nèi)核中導出，就必須被以適當?shù)姆绞酱鎯?、處理、過濾并格式化，以使測試工程師能夠準確地理解這些數(shù)據(jù)。

　　數(shù)據(jù)可視性：DSP 的集成能力包括能夠很輕易以不同的配置瀏覽數(shù)據(jù)。圖4 展示了整個關(guān)系鏈。其中邏輯分析儀的功能已經(jīng)被集成到片上，控制和測量數(shù)據(jù)采集主要通過仿真控制器來進行，而數(shù)據(jù)則顯示在主機上的一個可視容器中。這樣一來，恰當?shù)嘏渲孟到y(tǒng)，在正確的時間采集正確的數(shù)據(jù)以恰當?shù)匕l(fā)現(xiàn)問題，就成了主要挑戰(zhàn)。

　　　　　　　　　　　　圖4：DSP 工具被用來顯示抽取自DSP 的調(diào)試數(shù)據(jù)
　　應(yīng)用空間差異：DSP 應(yīng)用越來越多，給DSP 測試和集成工程師帶來了困難。應(yīng)用不同，調(diào)試的成本就不同：DSP 基站應(yīng)用要求高帶寬高頻率調(diào)試。

　　VoIP（Voice over Internet Protocol）簡而言之就是將模擬聲音訊號（Voice）數(shù)字化，以數(shù)據(jù)封包（Data Packet）的型式在 IP 數(shù)據(jù)網(wǎng)絡(luò) （IP Network）上做實時傳遞。 VoIP的優(yōu)勢是能廣泛地采用Internet和IP互連的環(huán)境，提供比傳統(tǒng)業(yè)務(wù)更多、更好的服務(wù)。 VoIP可以在IP網(wǎng)絡(luò)上便宜的傳送語音、傳真、視頻、和數(shù)據(jù)等業(yè)務(wù)，如統(tǒng)一消息、虛擬電話、虛擬語音/傳真郵箱、查號業(yè)務(wù)、Internet呼叫中心、Internet呼叫管理、電視會議、電子商務(wù)、傳真存儲轉(zhuǎn)發(fā)和各種信息的存儲轉(zhuǎn)發(fā)等。

　　VoIP 應(yīng)用要求較高的MIPS 密度，并需要每塊板上有多個同類處理器。

　　手機和其它無線應(yīng)用則需要不同類的多處理器以及極高的系統(tǒng)級集成。

　　汽車DSP 應(yīng)用只需低成本的調(diào)試方案，其中DSP 芯片管腳非常重要。

　　用戶開發(fā)環(huán)境；DSP 開發(fā)商的開發(fā)環(huán)境在改變，而DSP 調(diào)試技術(shù)也在改進，以適應(yīng)這些新的開發(fā)環(huán)境。DSP 工程師正在將調(diào)試平臺從臺式電腦系統(tǒng)向筆記本電腦系統(tǒng)過渡，以便能帶到現(xiàn)場在客戶的場所下進行調(diào)試。便攜式遠程應(yīng)用要求便攜式DSP 調(diào)試環(huán)境。

　　時鐘率不斷升高：隨著DSP 內(nèi)核時鐘速率的升高，調(diào)試所需的數(shù)據(jù)量也不斷擴大。

　　實際上，這個數(shù)據(jù)量是直接和DSP 內(nèi)核時鐘率成比例的。工程師需要增加DSP管腳，并擴大每個管腳的數(shù)據(jù)量，以確保能夠了解到設(shè)備的運行情況。

　　各種級別的DSP 調(diào)試在集成過程中提供了各種作用。用戶的體驗使之能夠盡快地提高生產(chǎn)力。基本的調(diào)試讓DSP 開發(fā)人員可以配置好應(yīng)用并使之運行，實時捕捉高帶寬數(shù)據(jù)等高端調(diào)試讓開發(fā)人員能使應(yīng)用實時運行，而基本調(diào)整則幫助開發(fā)人員調(diào)整代碼大小和性能。

　　片上和片外仿真的結(jié)合則能帶來很多好處。實時執(zhí)行控制可以帶來移動、運行、斷點（程序計數(shù)器）和數(shù)據(jù)觀察點等標準功能。更高端的事件觸發(fā)可帶來設(shè)備可視性，并控制程序員模式。實時數(shù)據(jù)采集可通過調(diào)節(jié)一個穩(wěn)定的程序來提供算法的實時可視性。而追蹤功能則讓工程師可以在整個調(diào)試不穩(wěn)定程序過程中實時了解程序裝況。