誤碼率（BER：bit error ratio）是衡量數(shù)據(jù)在規(guī)定時間內(nèi)數(shù)據(jù)傳輸性的指標(biāo)。誤碼率=傳輸中的誤碼/所傳輸?shù)目偞a數(shù)*100%。如果有誤碼就有誤碼率。 另外，也有將誤碼率定義為用來衡量誤碼出現(xiàn)的頻率。IEEE802.3標(biāo)準(zhǔn)為1000Base-T網(wǎng)絡(luò)制定的可接受的限度誤碼率為10-10。這個誤碼率標(biāo)準(zhǔn)是針對脈沖振幅調(diào)制（PAM-5）編碼而設(shè)定的，也就是千兆以太網(wǎng)的編碼方式……

　　誤碼的產(chǎn)生是由于在信號傳輸中，衰變改變了信號的電壓，致使信號在傳輸中遭到破壞，產(chǎn)生誤碼。噪音、交流電或閃電造成的脈沖、傳輸設(shè)備故障及其他因素都會導(dǎo)致誤碼（比如傳送的信號是1，而接收到的是0；反之亦然）。各種不同規(guī)格的設(shè)備，均有嚴(yán)格的誤碼率定義，如通常視/音頻雙向光端機的誤碼率應(yīng)該在：（BER）≤10E-9。

　　由于種種原因，數(shù)字信號在傳輸過程中不可避免地會產(chǎn)生差錯。例如在傳輸過程中受到外界的干擾，或在通信系統(tǒng)內(nèi)部由于各個組成部分的質(zhì)量不夠理想而使傳送的信號發(fā)生畸變等。當(dāng)受到的干擾或信號畸變達到一定程度時，就會產(chǎn)生差錯。

　　本文所述的誤碼測試儀特點之一是可以實現(xiàn)開環(huán)測試，即收發(fā)端不在同一地點的測試。本誤碼測試儀的研制背景是某星地間通信信道的誤碼測試項目，在項目中本誤碼儀的發(fā)送端即偽隨機碼生成器位于地面，接收端即誤碼分析器位于衛(wèi)星上，因此誤碼測試儀本身必須實現(xiàn)開環(huán)測試。但是，開環(huán)測試的應(yīng)用不僅僅限于星地間的誤碼測試，在常見的通信信道的誤碼測試的應(yīng)用中，如異地的長距離誤碼測試，開環(huán)測試會使測試更加方便快捷。

　　本誤碼測試儀的另一突出特點是它有五種可用的測試碼型，在偽隨機碼生成器端可以自由選擇碼型進行測試。由于生成偽隨機序列的移位寄存器越長，則生成的偽隨機序列的周期越長，序列的隨機性就越強，因此這五種不同的測試碼型可用于模擬隨機性不同的數(shù)據(jù)通信。本誤碼測試儀在誤碼分析器端的FPGA中實現(xiàn)五個模塊的并行處理，實現(xiàn)了盲檢測（此處的盲檢測是指誤碼分析器端在未知發(fā)送碼型的條件下能夠自動識別發(fā)送的是那種碼型），完成碼同步，并進行誤碼統(tǒng)計處理和給出檢測出的碼型等信息。

　　本文所述的誤碼測試儀是基于DSP和FPGA實現(xiàn)的，具有更大的靈活性，升級方便，例如可以方便地改變測試序列的碼元速率，本誤碼測試儀是以常用的2.048 MHz的碼元序列為例進行的測試，理論上可以實現(xiàn)0~160 MHz測試碼速率。如果硬件升級，理論上還可以達到更高的碼速率，還可以在需要的情況下增加另外所需的測試碼型。誤碼測試的主要工作由FPGA完成，系統(tǒng)的穩(wěn)定性較高。其系統(tǒng)框圖如圖1所示。

　　1 偽隨機碼生成器

　　許多數(shù)字通信理論的結(jié)論都基于這樣一個假設(shè)：原始的信源信號為0、1等概率并相互獨立的隨機數(shù)字序列。同樣，實際數(shù)字通信系統(tǒng)的設(shè)計也是基于相同假設(shè)。因此，為使測試結(jié)果盡可能真實地反映系統(tǒng)的性能，采用偽隨機序列（m序列）作為測試中傳輸?shù)男盘?。這種測試碼的另一個優(yōu)點是可以實現(xiàn)開環(huán)測試。

　　如圖2所示偽隨機碼生成器也是基于DSP和FPGA 來實現(xiàn)的。其中DSP負責(zé)與上位機的通信和對FPGA的控制，F(xiàn)PGA實現(xiàn)偽隨機序列的生成。圖3為偽隨機碼生成器的仿真結(jié)果。

　　圖2中上位機軟件可以運行于電腦或者嵌入式系統(tǒng)中，圖4即電腦上的上位機軟件偽隨機碼控制器，同時在嵌入式系統(tǒng)Windows CE上也編程實現(xiàn)了一個控制系統(tǒng)。采用嵌入式系統(tǒng)上的上位機軟件可以增加系統(tǒng)的便攜性。此外還有手動模式，增加了偽隨機碼生成器的可靠性。

　　為了驗證系統(tǒng)輸出的偽隨機序列的正確性，利用MATLAB編寫了生成偽隨機序列的程序進行對比驗證。經(jīng)驗證偽隨機序列生成器輸出的偽隨機序列正確，可以滿足誤碼測試儀的要求。

　　2 誤碼分析器

　　如圖1所示生成的偽隨機序列經(jīng)過待測系統(tǒng)到達誤碼分析器，誤碼分析器從偽隨機序列中提取出同步時鐘信號，然后誤碼分析器先根據(jù)設(shè)定的同步門限進行碼同步，同步后統(tǒng)計誤碼測試的結(jié)果，統(tǒng)計出的結(jié)果通過DSP傳輸給上位機軟件，或者嵌入式系統(tǒng)。

    但是,為保證本地生成的偽隨機序列是正確的,本文采用的是在本地生成的偽隨機序列與經(jīng)過待測的偽隨機序列比較之后，如果連續(xù)相同的碼元超過了預(yù)先設(shè)定的同步門限就認為本地生成的偽隨機序列是正確的。下面介紹門限設(shè)定的原則。

　　計算結(jié)果表明要測的誤碼率為10-3的信道，并保證同步成功的概率大于90%的條件下，同步門限值不能大于85個碼元，當(dāng)然同步門限N越小，同步成功的概率越大，但此時可能是偽同步，這樣測得的誤碼率的值根本就不是真實的誤碼率，根據(jù)偽隨機序列的性質(zhì)這時測得的誤碼率大概為0.5。

　　如圖5所示，整個誤碼分析器的系統(tǒng)結(jié)構(gòu)可以分為三大部分： （1）從接收到的二進制碼序列中提取同步時鐘，此部分由專用芯片及其外圍電路完成；（2）利用m序列開關(guān)門同步算法[5]完成碼同步，并進行誤碼統(tǒng)計和采集電路關(guān)鍵部分的狀態(tài)信息，上報給DSP，此部分主要由FPGA及其外圍電路完成，F(xiàn)PGA模塊的工作框圖如圖6所示，誤碼測試的時序圖如圖7所示；（3）DSP完成與其他設(shè)備的通信和對電路控制。

計算結(jié)果表明要測的誤碼率為10-3的信道，并保證同步成功的概率大于90%的條件下，同步門限值不能大于85個碼元，當(dāng)然同步門限N越小，同步成功的概率越大，但此時可能是偽同步，這樣測得的誤碼率的值根本就不是真實的誤碼率,根據(jù)偽隨機序列的性質(zhì)這時測得的誤碼率大概為0.5。

如圖5所示，整個誤碼分析器的系統(tǒng)結(jié)構(gòu)可以分為三大部分： (1)從接收到的二進制碼序列中提取同步時鐘，此部分由專用芯片及其外圍電路完成；(2)利用m序列開關(guān)門同步算法[5]完成碼同步，并進行誤碼統(tǒng)計和采集電路關(guān)鍵部分的狀態(tài)信息，上報給DSP，此部分主要由FPGA及其外圍電路完成，F(xiàn)PGA模塊的工作框圖如圖6所示，誤碼測試的時序圖如圖7所示；(3)DSP完成與其他設(shè)備的通信和對電路控制。

　　誤碼分析器通過串口與電腦端的上位機軟件或者其他的嵌入式系統(tǒng)通信，DSP接收指令進行解析和執(zhí)行，并把統(tǒng)計的誤碼率的信息和監(jiān)測的電路的狀態(tài)通過串口上傳。設(shè)計的電腦端的上位機軟件誤碼儀測試系統(tǒng)如圖8所示。

　　3 實驗和結(jié)論

　　如圖9所示是本誤碼測試儀與商業(yè)誤碼測試儀對比分析實驗示意圖。測試中本文誤碼測試儀和商業(yè)誤碼測試儀均使用2.048 MHz碼速率的偽隨機序列。誤碼率測試結(jié)果如表1所示。表中每次測試時的信道的干擾都不相同，在每次測量中干擾是不變的。本文所述誤碼測試儀是3 min內(nèi)的平均誤碼率，商業(yè)誤碼測試儀測得的是誤碼率穩(wěn)定后的結(jié)果。

　　由表1中數(shù)據(jù)可以看到，測得的誤碼率的量級是相同的，但是數(shù)據(jù)還是有偏差，而且在誤碼率越低時測得數(shù)據(jù)的偏差的百分比越大。存在這種現(xiàn)象的原因主要有兩點，一是信道在兩次測試時的狀態(tài)會有微小的波動，即干擾本身不是穩(wěn)定的；二是在低誤碼率條件下，單個誤碼碼元對誤碼率的結(jié)果的影響大于在高誤碼率的條件下對誤碼率的影響。

　　分析得到的實驗數(shù)據(jù)可知，本文所述的誤碼測試儀測得誤碼率可以達到10-3≤p≤10-10的要求，系統(tǒng)可以完成開環(huán)測試，系統(tǒng)同步時間短。

　　在與商業(yè)誤碼測試儀的對比實驗中，本文所述的誤碼測試儀性能與商業(yè)誤碼測試儀相當(dāng)。而且本誤碼測試儀可以實現(xiàn)開環(huán)測試，可以實現(xiàn)星地間及地面異地長距離的誤碼測試；其功耗低，與嵌入式系統(tǒng)配合使用可以方便地進行野外測試；具有五種用于誤碼測試偽隨機序列可供選擇；如果升級硬件理論上還可以達到更高的碼速率，可以增加所需要的測試碼型；偽隨機碼生成器和誤碼分析器都有串口，可以方便地集成到其他系統(tǒng)中。